Устройство для сжатия информации

СОЮЗ ССВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 8 С 19/О ЪФ ИСАНИЕ ИЗОБРЕТЕНИ СВИДЕТЕПЬСТ 24-24 ия входного При этом на кажчередного коэф- осуществляется аз ложен тагонального сигнала в р, дом шаге пол фициента раз зис ния н оч- сли 088.8)е свидетельство СССРС 08 С 19/00, 1979. РОТАЦИИэмерисполь ах для ения, с еиств ого л ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ П 1 НТ СССР(21 ) 4401 41 2/ (22) 01,04.88 (46) 15.01.90 (7) Специаль нологическое политехническ (72) В,А. Луж и Ю,Н.Бочков (53) 621.398( (56) Авторско У 858054, кл. Бюл. У 2ное конструкторско-тех" бюро "Ходуль" Вннницког ого институтаецкнй, П.В.Козлюк(54)УСТРОЙСТВО ДЛЯ СЖАТИЯ ИНФ(57) Изобретение относится к и тельной технике и может быть1зовано в телеметрических сист сжатия информации. Цель изобр повьппение быстродействия устро и достоверности информации эаосуществления двухпараметриче сжатия с адаптацией по интерв аппроксимации и порядку апнро рующего базиса. Устройство ос вляет сжатия с использованием восстановление сигнала и оценка тности восстановленияВ случае, еошибка, т.е, разница между исходными восстановленным сигналом, не превьппает допустимого значения, интервал аппроксимации увеличиваетсяна период дискретизации. Если ошибка больше допустимого значения, топроисходит повьппение порядка базиса,и выдача очередного коэффициента разложения на выход устройства. Устройство содержит генератор 1 импульсовблок 2 управления, блок 3 сравнения,интегратор 4, блоки 5-7 нормирования,блоки 8-13памяти,демультиплексор14, сумматоры 15-17, арифметический блок 18, умножители 19, 20,коммутатор 21, вход 22 устройсства, выход 23 служебной информации,выход 24 устройства. 1 з.п. 4 ил.Изобретение относится к измерительной технике и может быть использовано в телеметрических системах для сжатия информации.Цель изобретения - повьппение быст 5 родействия устройства и достоверности информации за счет осуществления двухпараметрического сжатия с адаптацией по интервалу аппроксима"10 ции и порядку аппроксимирующего базиса.Поставленная цель достигается благодаря тому, что устройство осуществляет алгоритм двухпараметрического сжатия входного сигнала с адаптацией по интервалу аппроксимации и порядку аппроксимируощих Функций на основе ортогонального разложения в сс, -базисе, определяемьы, следующим соотношением:1при 1 1при 2611 при 1 и +1при 1 +1 ,"г с Б)1 де(3) - -я функция сС-базиса на1-м интервале времени, М = и 1,68 - ИРРа 11 наиаиниаа11 .Б2число, известное в литературе как " золотое сечение или золотая пропорцияа - нормировочный коэффициент,-1 кХ; при =1 Б-с +Х+ гРи1,(5) где Х - х-й интегральный отсчетвходного сигнала, определяемый выражением1Х, = -Х(Е) с 1 С, (6) где Т - перйод дискретизации входнооного сигнала,с, 1 - .-й интервал времени.ГраФ вычисления для размерности базиса Б = 5 изображен на Фиг,4.Иэ соотношения (1) следует, что при увеличении размерности базиса М на единицу необходимо изменить лишь последний Ы-й коэффициент разложения и вычислить очередной И+ 1-й. Это позволяет просто осуществить переход от одной размерности базиса к другой, как следует из соотношения Основньми свойствами данного ортогонального преобразования являются:1) наличие быстрого алгоритма преобразования при любой размерности базисаф2) возможность организации конвейерного режима вычисления коэффициентов разложения входного сигнала;3) неизменность ранее вычисленных коэффициентов при добавлении новых в процессе адаптации по порядку ортогонального разложения,4) очередной -й отчет входного сигнала участвует в формировании лишь -1-го и всех последующих коэффициентов разложения;5) с 6-базис является оптимальным базисом для входного сигнала типа экспонент.Предлагаемое устройство осуществляет вычисление коэффициентов разложения входного сигнала в соответствии с соотношением(р+ Х,)оС о при 1=И+1,45 где Р " - 1-й коэффициент разложенния входного сигнала вЫ-базис размерностиИ+1,Из соотношения (7) следует, чтона каждом шаге вычисления очередного 1-го коэффициента разложениявходного сигнала может быть получе-.на оценка погрешности аппроксимации для размерности базиса, равнойЭто позволяет на каждом шаге 20цикла вычисления осуществлять увеличение интервала аппроксимации на величину времени, кратную Т , что поосуществу сводится к попытке аппроксимации входного сигнала, определенногоинтегральными отсчетами Кфункциями о -базиса размерности Еприисключении из процедуры вычисленияЕ-го интегрального отсчета.На фиг. 1 представлена структурная схема устройства, на фиг.2 -схема блока управления; на фиг. 3 -временные диаграммы работы блока управления; на фиг. 4 - граф пятиточечного преобразования входного сигнала в о(, -базисе.Устройство содержит генератор 1импульсов, блок 2 управления, блок3 сравнения, интегратор 4, блоки5-7 нормирования, блоки 8-13 памяти, 40демультиплексор 14, сумматоры 15-17,арифметический блок 18 (сумматорвычитатель), умножители 19, 20, коммутатор 21, вход 22 устройства, выход 23 служебной информации, выход24 устройства, входы 25 и 26 блока2 управления, выходы 27 - 33 блока2 управления.Блок 2 управления содержит счетчик 34 по модулю четыре, счетчик 5035 по модулю Н, дешифраторы 36 и 37,триггер 38, формирователи 39 - 41импульсов, элементы И 42, 43, элемент ИЛИ 44.Устройство работает следующим образом.Входной сигнал с входа 22 устройства поступает на вход интегратора4 и далее с выхода интегратора 4 на вход блока 5 нормирования, на входе которого по истечении времени Тпоявится очередной интегральныйотсчет входного сигнала в соответствии с выражением (6), При этом вначале каждого шага цикла вычисления осуществляется запись очередного интегрального отсчета входногосигнала в блок 8 памяти с выходаблока 5 нормирования и установки интегратора 4 в исходное состояние.Укаэанные действия осуществляютсяпо приходу импульса на входы управления блока 8 памяти и интегратора4 с выхода 27 блока 2 управления,где сигнал управления (фиг,З б)формируется на первом выходе дешифратора 36 на первом такте каждогошага вычисления, а затем, проходячерез формирователь 39 импульсов,приобретает требуемую длительностьимпульса и поступает на выход 27блока 2 управления.Длительность шага цикла вычислений равна длительности четырех тактов генератора 1 импульсов, чтообеспечивает формирование управляющих импульсов на выход дешифратора36 (фиг,З в), на вход которого поступает двухразрядный код (фиг,З а)с выхода счетчика 34 по модулю четыре.На первом шаге цикла вычисленияна выходе счетчика 35 по модулю Иформируется код нуля, что обеспечивает появление на выходе дешифратора 37 блока 2 управления сигналаЛог. (фиг,З г), который поступает на выход 28 блока 2 управленияи дальше на входы управления демультиплексора 14 и коммутатора 21. Этообеспечивает переключение демультиплексора 14 в режим передачи сигналас его входа на первый выход, а коммутатор 21 переходит в режим передачи сигнала с его первого входа навыход,Последнее приводит к поступлениюпервого интегрального отсчета с выхода блока 8 памяти через демульти 1536418плексор 14 на вход блока 6 нормирования, где происхоцит умножение первого интегрального отсчета на коэффициент К5Таким образом, на выход блока 6поступает первый промежуточный результат вычисления в соответствии свыражением (5).С выхода блока 6 первый промежуточный результат вычисления черезкоммутатор 21 поступает на входблока 10 памяти.Запись первого промежуточного результата вычисления в блок 10 памятиосуществляется по приходу на его управляющий вход сигнала с выхода 31блока 2 управления. Формирование данного сигнала в блоке 2 управленияпроисходит при поступлении с выходаблока 3 сравнения на второй вход блока 2 управления сигнала превышениязаданной погрешности аппроксимации(Фиг.З д). Этот сигнал поступает наинформационный вход триггера 38, на 25вход тактирования которого на второмтакте шага вычисления поступает сигнал с дешифратора 36, что осуществляет установку триггера 38 в единичное состояние, разрешающее прохождение импульса дешифратора 36 черезэлемент И 42 на вход формирователя41 импульсов и дальше на выход 31блока 2 управления,установка триггера 38 в исходноесостояние осуществляется на третьемтакте шага вычисления при поступлении па установочный вход триггера 38сигнала уровня "Лог.1" дешифратора 36.Кроме того, на первом шаге циклавычисления сигнал уровня Лог.1" поступает с дешифратора 37 на вход элемента И 43, что разрешает прохождение импульса с дешифратора 36 черезэлемент И 43 на выход 32 блока 2 управления, В свою очередь импульс,поступивший на четвертом такте первого шага цикла вычисления с выхода32 блока 2 управления на вход управления элемента 12, устанавливает егов "0", а поступление этого сигналана .вход элемента ИЛИ 44 и дальше навход счетчика 35 по модулю Н устанавливает его в единицу, что приводит к появлению на первом выходедешифратора сигнала уровня Лог.О.Последнее приводит к установке демультиплексора 14 в режим передачисигнала с входа на его второй выход,а коммутатора - в режим передачисигнала с его второго входа на выход. Это обеспечивает на втором шагецикла вычисления поступление второгоинтегрального отсчета, полученногопо описанной выше процедуре, черездемультиплексор 14 на. входы сумматора-вычитателя 18 и сумматора 16. Приэтом на вход управления сумматоравычитателя 18 поступает сигнал уровня "Лог.О" с выхода 30 блока 2 управления формирующийся на второмвыходе второго дешифратора 37, чтопереводит арифметический блок 16 врежим вычитания сигнала, поступающего на его второй вход, из сигнала,поступающего на его третий вход,Очевидно, что на выход блока 18в результате подачи на его третийвход первого промежуточного результата вычисления поступает значениевыражения заключенного в скобки соотношения (4), а именно: ненормированный первый коэффициент разложениявходного сигнала в с-базисе, нормировка которого и осуществляется вумножителе 19, Поступление на первыйвход умножителя 19 сигнала уровня"Лог.О" с выхода 30 блока 2 управления переводит умножитель 19 в режимумножения сигнала, поступающего на-(второй вход, на оС , т.е, в соответствии с выражением (2).С выхода умножителя 19 сигнал,пропорциональный первому коэффициенту разложения, записывается вблок 11 памяти, на вход управлениякоторого поступает импульс записи(Фиг.З е) с выхода 29 блока управления, Сигнал управления формируетсяна выходе формирователя 40 импульсовна четвертом такте каждого шага вычисления, что обусловлено соединением входа Формирователя 40 импульсовс четвертым выходом первого дешифратора 36,На выходе сумматора 16 формируетсязначение второго промежуточного результата вычисления в соответствиис выражением (5), при этом на первыйвход второго сумматора 16 поступаетпромежуточный результат вычисления,полученный на первом шаге цикла вычисления и умноженный в блоке 7 накоэфФициент ЫПолученный промежуточный результатвычисления с выхода сумматора 16 постунае г на вход блока 9 памяти и навход умножителя 20. При этом на четвертом такте каждого шага вычисления происходит запись очередного промежуточного результата вычисления в блок 9 памяти по импульсу, приходяще 5 му на вход управления блока 9 памяти с выхода 29 блока 2 управления, Кроме того, полученный на втором шаге цикла вычисления промежуточный резуль 0 тат вычисления умножается в умножителе 20 на коэффициент 47 ь , что обусловлено подачей на второй вход умно- жителя 20 потенциала "Лог.0" с выхода 30 блока 2 управления.15Получ е нный н а выходе умножител я 20 результат следует рассматривать как последний коэффициент разложения входного сигнала в Ы -базисе размерности И=2, что позволит оценить погрешность аппроксимации на втором шаге цикла вычисления следующим образомПервый и второй коэффициенты разложения входного сигнала в с 6 -бази-. се размерностью И=2 поступают на первый и третий входы сумматора 15, на второй вход которого поступает сигнал с выхода блока 12 памяти (равный нулю на втором шаге цикла вычисления), представляющий собой результат суммирования всех предыдущих в данном цикле вычисления коэффициентов разложения. за исключением двух последних. Результат сложения коэффициентов разложения входного сигнала с выхода первого сумматора 15 подается на вход блока 3 сравнения, где происходит вычисление и оценка погрешности. С выхода блока 3 сравнения, осуществляющего срав 40 нение полученной погрешности аппроксимацией с заданной, в случае превышения последней подается сигнал уровня "Лог.1" на вход 26 блока 2 управления или сигнал уровня "Лог.Оп в противном случае.Иа следующем шаге цикла вычисления полученный интегральный отсчет входного сигнала поступает через демультиплексор 14 на входы блока 18 и сумматора 16, что позволит вычислить с учетом умножения результатов сложения и вычитания на нормировочные множители коэффициенты разложения входного сигнала, представленного двумя интегральными отсчетами Х на интервалеСоС, 1 и ХГна интервале 1 е 1 в базисе с той же размерностью И=2. По сути осуществляется проба увеличения интервалааппроксимации при той же размерности базиса.Если в результате такого расширения интервала аппроксимации погрешность не превысит заданную, то наочередном шаге будет произведенаочередная попытка увеличить интервал,при этом в блоки 9 и 11 памяти будутзаписаны соответствующие результатыпоследнего удачного увеличения интервалов аппроксимации, а все предыдущие результаты будут уничтожены,Если на очередном шаге цикла вычисления погрешность аппроксимациипревысит заданную, то результаты последнего 1 удачного" шага будут переписаны из блоков 9 и 11 памяти вблоки 10 и 13 памяти соответственно,сигнал записи в которые (фиг.4 ж)формируется на выходе формирователя41 импульсов с сигнала, поступающегос выхода элемента И 42, на второй входкоторого при превышении погрешностиаппроксимации поступает сигнал уровня "Лог.1", разрешающий прохождениена втором такте шага вычисления импульса с дешифратора 36. Описанныйсигнал записи поступает с выхода формирователя 41 на выход 31 блока 2управления и дальше на входы управления блоков 10 и 13 памяти, а такжена вход управления блока 12 памяти.Последнее вызвано необходимостьюкорректировки суммы коэффициентов разложения, которая осуществляется призаписи суммы очередного коэффициента разложения, поступающего на первый вход сумматора 17, и суммы предыдущих коэффициентов, поступающих навторой вход сумматора .17, формирующейся на выходе последнего, в блок12 памяти,Таким образом, при очередной неудачной попытке увеличить интервал аппроксимации в соответствии с вышеизложенным на выходе триггера 32 формируется сигнал (фиг .3 з), который поступает на выход 33 блока 2 управления и далее на выход 23 служебной информации устройства, свидетельствующий о появлении на выходе 24 устройства очередного коэффициента разложения входного сигнала. Сигнал с выхода триггера 38 поступает на вход элемента ИЛИ 44, что приводит к уве 153648 12лчею содержимого счетчика 35 по модулю Ы ца единицу.Когда количество неудачных попыток превысит Х, на втором выходе дешиф 5 ратора 31 будет сформирован сигнал уровня "Лог.1", который переключит умцожцтель 19 в режим умножения входного сигнала на коэффициент о4 Ы а умножитель 20 - в режим умножения, 10 на О, что позволит сформировать последний Н-йкоэффициент разложения на выходе умножителя 19. Ы-я неудачная попытка увеличить интервал аппроксимации приведен к выводу послед него коэффцецта разложения на выход 2 ь устройства и установке содержимого счетчика 35 по модулю Ю в Оп после чего будет осуществлен очередной цикл вычисления. 20Иаксиальиая задержка поступления на выход устройства очередного -го коэффцета разложения входного сигнала по отношению к времени поступления и вход устройства 1 -го инте гральцого отсчета составит при отсутствии сжатияБ то же время для прототипа эта 30задержка составит= КТщкс очто в 2/3 Б раз больше, чем для заявляемого устройства.Кроме того. достоверность информации; передаваемой ца выход устройства цля устройства-прототипа опре" деляется величиной погрешности, вносимой ацпаратньмц средствамц и алгоритмической погрешностью, причем, как сказано выше, последняя значительно превосходит аппартЪм, Дпя предлагаемого устройства алгоритмическая погрешность отсутствует. 45Форула изобретения1, Устройство для сжатия ипформаци, содержащее генератор импульсов,50 выход которого соединен с первымвходом блока управления, первьй выход которого соединен с первым входом интегратора, блок сравнения, выход которого соединен с вторым входом блока управления, второй ввход которого соединен с первым входом первого умцожителя, первый сумматор, выход которого соединен с первым входом блока сравнения, о т л и -ч а ю щ е е с я тем, что, с цельюповышения достоверности информациии бьстродействия устройства, в неговведены второй и третий сумматоры,коммутатор, блоки памяти, блоки нормирования, второй умножитель, демультиплексор и арифметический блок, первый вход которого и первый вход первого блока памяти подключены соответственно к второму и первому выходам блока управления, третий выходкоторого соединен с первыми входамикоммутатора и демультиплексора, второй вход которого подключен к выходупервого блока памяти, выход интегратора через первый блок нормированиясоединен с вторым входом первого блока памяти, первый выход демультиплексора через второй блок нормирования соединен с вторым входом коммутатора, выход которого соединен с первым входом второго блока памяти, выход которого соединен непосредственно с вторым входом арифметическогоблока и через третий блок нормирования с первым входом второго сумматора,второй выход демультиплексора соединен с вторым входом второго сумматораи третьим входом арифметического блока, выход которого соединен с вторымвходом первого умножителя,выход которого соединен с первыми входамипервого сумматора и третьего блокапамяти, выход которого соединен спервыми входами четвертого блокапамяти и третьего сумматора, выходкоторого соединен с первым входом пятого элемента памяти, выход которогосоединен с вторыми входами первого итретьего сумматоров, выход второгосумматора соединен с первыми входамишестого блока памяти ц второго умножггеля, второй вход и выход которогоподключены соответственно к второмувыходу блока управления и третьемувходу первого сумматора, четвертыйвыход блока управления соединен свторыми входами третьего блока памятиц шестого блока памяти, выход которого соедцнец с третьим входом коммутатора, пятый и шестой выходы блока управления соединены соответственно свторыми входами второго, четвертого и,пятого блоков памяти и третьим входом пятого блока памяти, вторые входы инте ратора и блока сравненияобъединены и являются входом устрой 141353 б 418ства, выход четвертого блока памяти и седьмой выход блока управления являются соответственно первым и вторым выходами устройства.2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления выполнен на счетчиках, дешифраторах, формирователях импульсов, триггере, элементах И и элементе ИЛИ, выходы первого счетчика соединены с входами первого дешифратора, первый, второй выходы которого соединены соответственно с входом первого формирователя импульсов, первыми входами первого элемента И и триггера, вторым входом триггера и входом второго формирователя импульсов и первым входом второго элемента И, выход триггера соединен с первым входом элемента ИЛИ н вторым входом первогоэлемента И, выход которого соединенс входом третьего формирователя импульсов, выход элемента ИЛИ соединенс входом второго счетчика, выходы которого соединены с входами второго дешифратора, первый выход которого соединен с вторым входом второго элемента И, выход которого соединен свторым входом элемента ИЛИ, вход первого счетчика и третий вход триггераявляются соответственно первым и вторым входами блока, выход первого формирователя импульсов, второй и первый выходы второго дешнфратора, выходы второго и третьего формирователейимпульсов, выход второго элемента И ивыход триггера являются соответственно первым - седьмым выходами блока,153 б 418 оставитель Н, Бочарова Техред М.Дидык едак Маковска рректор Л. Патай 43 Подписное изводственно-издательский комбинат "Патент", г. Ужгор Гагарина, 101 Заказ 111ВНИИПИ Государст нного комитета по изобретения3035, Москва, Ж, Раушская и о б.,рытиям при ГКНТ СС 4/5