Устройство для распределения приоритетных заявок по процессорам

СОЮЗ СОВЕТСНИХ.СОЦИАЛ ИСТИЧЕСНИХРЕСПУБЛИН 49579 9 (11 06 Р 9/46 КОМИТЕТОТКРЫТИЯМ ОСУДАРСТВЕННЫО ИЗОБРЕТЕНИЯРИ ГКНТ СССР(2 ратор, группу дешифраторов, две группы блоков элементов И, группу регров номера абонента, группу регисномера канала, три группы элементовИЛИ, регистр готовности процессоров,два элемента ИЛИ, три элемента И,два элемента задержки, триггер, блоквыбора канала, Устройство обеспечивает распределение группы приоритетныхзаявок в два этапа.На первом этапепроизводится выбор приоритетного канала, а на втором - передача расставленных по приоритету запросов этогоканала в блоке распределения заявок,в котором обеспечивается одновременист- тров юл. М 2 лин, В,.8) видетель 06 Р 9/ детельст 06 Р 9/тво СССР 6, 1985. о СССР 6, 1985. новка заявок свободным проПри этом каждому процессорувание передаются двоичные асс цессора а обслу коды ном абонентаегистра з процесканала и номеразряды а соответствующ просов и регист отовно иИевое сосоров устанавливаются в н ояние, 1 з,пф-лы, 3 ил числ об ение охнике осится кможет быт ема канала; урн рна тельноизовано вприоритезаявок,испоМ с схема к изо родействвременно орит процессо и хема орит заявок по процессо ИСАНИЕ ИЭО РСКОМУ СВИДЕТЕЛЬСТВ 1) 4332071/24(22) 23.11.87(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯПРИОРИТЕТНЫХ ЗАЯВОК ПО ПРОЦЕССОРАМ(57) Изобретение относится к вычисли,тельной технике и может быть использовано в многопроцессорных ЭВМ с приоритетным обслуживанием потока заявок, Цель изобретения - повышениебыстродействия устройства за счетодновременного распределения группызаявок приоритетного канала свободным процессорам. Устройство содержитблоки элементов ИЛИ группы, одновибногопроцессорных ЭВ ым обслуживанием по ретения - повышение быстстройства за счет одноаспределения группы заятного канала свободным м, 1 показана структурная ойства для распределени на фиг, 2 - с тна фиг.3 - структураспределения заявУстройство (фиглы 1, блок 2 распрблок 3 выбора канагруппу регистров 4элементов И 5, гругруппу элементовментов 8 запрета,схем 1 О сравнения,ройство содержит т13 задержки, регис ок,процессоров, элемент ИЛИ 15, элементИ 16, элемент ИЛИ 17, элемент И 18,одновибратор 19, элемент 20 задержки,элемент И 21, группу элементов ИЛИ22, группу элементов ИЛИ 23, дешифраторов 24, группы блоков элементовИ 25, группу блоков элементов ИЛИ 26,группу элементов ИЛИ 27, группу блоков элементов И 28, группу блоков 10элементов И 29, группу регистров 30номера абонента, группу регистров 31номера канала, выход 32 готовностиустройства, входы 33 кодов приоритетаканалов устройства, входы 34 кодов 15приоритета запросов устройства, запросные входы 35 устройства, вход 36запуска устройства, входы 37 готовности процессоров устройства, выходы 38 номера абонента устройства, выходы 39 номера канала устройства,сигнальный выход 40 устройства, выходы 41, входы 42 каналов 1, выходы43 канала 1, входы 44 каналов 1, выходы 45 каналов 1, выходы 46 каналов 1, входы 47 и 48 каналов 1, информационные входы 49 блока 2, вход50 запуска блока 2, информационныевходы 5 блока 2,Канал 1 (фиг,2) содержит регистр52 запросов, буферный регистр 53,группу регистров 54 приоритета, элемент ИЛИ 55, группу элементов И 56,дешифраторов 57, группу элементовИЛИ. 58, группу шифраторов 59, группу 35элементов И 60, группу блоков элементов И 61, группу элементов И 62.Блок 2 распределения заявок(фиг.З) содержит группу элементов,.И 63, регистры 64 и 65, каналы 66, 40включающие в себя первые группы 67и 68 элементов И,Устройство работает следующим образом,45Исходное состояние устройства характеризуется тем, что триггер 12 регистры 30, 31 и 54 во всех каналах 1 и регистры 64 и 65 блока 2 установлены в состояние 0 (не показано).50В регистры 4 блока 3 по входам 33 принимаются приоритетные коды каналов, причем эти коды представляют собой коды чисел натурального ряда от 1 до и (п - число каналов), Кана 55 лу с наивысшим приоритетом устанавливается двоичный код чисел 1, а каналу с самым низким приоритетом - двоичныи код числа пе По входам 34 соответствующих каналов в регистры 54 подаются приоритетные коды запросов, которые такжепредставляют собой двоичные коды чисел натурального ряда от 1 до Б (8число абонентов канала), При этомабоненту с наивысшим приоритетом устанавливается двоичный код числа 1,а абоненту с самым низким приоритетом - двоичный код числа 8,По входам 35 соответствующих каналов поступают запросы от абонентов канала, которые фиксируются в одноименных разрядах регистра 52.По входам 37 в соответствующихразрядах регистра 22 фиксируются сигналы готовности процессоров,При наличии запросов в регистрах52 каналов 1, так как триггер 12 находится в нулевом состоянии, то единичным сигналом с нулевого выхода,поступающим по входу 42 в каналы 1и разрешающим прием информации в регистры 53, производится отслеживаниесостояния потока заявок в регистрах 52. При этом на входах элементовИЛИ 55 соответствующих каналов 1 формируются единичные сигналы, поступающие по выходам 43 и управляющие входы одноименных блоков элементов И 5 блока 3 выбора канала,Блоком 3 производится выбор приоритетного канала на основе анализаприоритетных кодов путем их дешифрации посредством дешифраторов 6, сигналы с одноименных выходов которыхобъединяются соответствующими элементами ИЛИ 7. При наличии запросов внескольких каналах 1 на выходах элементов ИЛИ 7 формируется позиционныйкод, число единиц в котором соответствует количеству возбужденных каналов 1. С помощью элементов 8 запретаиз данного кода выделяется крайняялевая единица, номер позиции которойсоответствует значению приоритетногокода. Унитарный код 1,содержащий единицу только в одной позиции ) поступает на шифратор 9. Формирующий дво-. ичный код необходим для определения приоритетного канала, Выбор приоритетного канала обеспечивается сравнекием данного кода с приоритетными кодами каналов схемами 10 сравнения, на выходах которых формируется унитарный код, Номер позиции (номер схемы 10 сравнения) единицы этого кодауказывает номер приоритетного канала,Выходные сигналы схем 10 сравненияиспользуются для коммутации выходныхсигналов приоритетного канала с блоком 2 распределения заявок и формирования двоичного кода номера каналашифратором 11, который передаетсяв дальнейшем процессорам,Выходные сигналы шифратора 17, Окроме того, объединяются элементомИЛИ 15, открывающим по третьим входам элементы И 18 и 21.При наличии сигналов готовностив регистре 14 на выходе элемента 15ИЛИ 17 формируется единичный сигнал,открывающий элементы И 18 и 21 повторым входам,Так как элемент И 21 открыт повсем трем входам, на его выходе устанавливается единичный сигнал, поступающий в качестве сигнала готовности устройства на выходе 32, Поэтому сигналу из ЭВМ по входу 36 по,дается сигнал опроса, которым устанавливается в единичное состояние,триггер 12 через открытый элементИ 18, и через некоторое время, определяемое элементом 20 задержки, запускается одновибратор 19. ЗЬПосле установки триггера 12 в единичное состояние на его нулевом выходе формируется нулевой сигнал, которым блокируется прием поступающихзаявок в буферные регистры 53 каналов 1, Тем самым в цикле опроса обеспечивается выбор приоритетного канала и распределение заявок этого канала по свободным процессорам,Время задержки элементом 20 задержки определяется временем перехоцных процессов в элементах блока выбора приоритетного канала: элементовИ 5, дешифраторах 6, элементах ИЛИ 7,элементах 8 запрета, шифраторе 9, 45схемах 1 О сравнения, шифраторе 1и элементе ИЛИ 15 и выбирается так,чтобы к моменту запуска одновибратора 19 на первом элементе И 16 установился единичный сигнал с выхода элемента ИЛИ 15 в случае приема в регистры 53 запросов в момент поступленияимпульса опроса,Пусть имеются пять каналов (п=5)по семь (В=7) запросов в каждом канале и три процессора (К=З), При этомканалам установлены следующие кодыприоритетов а 5, а,=4, а 2, афа=3, а абонентам пятого канала приоритетные коды: Ь,=З, Ь =1, Ь =2, Ь=4, Ь=6, Ъ 6=5, Ь=7.При данных условиях производится выбор пятого канала, которому установлен наивысший приоритетный код, и на выходе шифратора 1 формируется двоичный код номера пятого канала, Кроме того, единичным сигналом с выхода пятой схемы 10 сравнения в каналеоткрываются по управляющим входам элементы И 60-62В данном канале при наличии запросов от первого и седьмого абонентов производится расстановка по приоритету заявок, На выходах элементов И 61 устанавливается следующая последовательность двоичных приоритетныхкодов: 000, 000, 001, 000, 000, 000,002, а на выходе элементов И 62: 0,0,1,0,0,0,1, Это означает, что приоритетным кодом является двоичный кодчисла 3, принадлежащий первому абоненту,Позиционный код с выходов элементов И 62 через элементы ИЛИ 27 поступает по входам 49 на первые входылементов И 63 блока 2,По импульсу одновибратора 19, по-.ступающего через открытый элементИ 16 по входу 50 блока 2 на вторыевходы элементов И 63; и синхронизирующий вход регистра 65, в регистре64 фиксируется позиционный кодСО 0001, а в регистре 65 - позиционный код сигналов от первого и третьего свободных процессоров: 101,В этом блоке производится последовательное назначение очередной поприоритету заявки свободному процессору.В первом канале 66, на выходахэлементов И 68, включенных по приоритетной схеме с выходами регистра 64,Формируется позиционный код: 0010000,поступающий на соответствующие выходы 41 ,Так как сигнал готовности от второго процессора равен нулю, то седьмой абонент первого канала начинаетсятретьему процессору узлом 66 З, приэтом на выходах 4 З устанавливаетсяпозиционный код: 0000001,В дальнейшем с помощью блоков элементов И 25 для первого и третьегопроцессоров производится передачав регистры 30, и 30 двоичных кодов, 1495795принимаемых на обслуживание третьегои седьмого абонентов соответственно,Это выполняется следующим образом,Та как на выходе 41 присутствуютединичные сигналы, то открыты элементы И 25 , через которые двоичныйкод 011 поступает на входы элементовИ 281 и на входы дешифратора 24.Аналогично двоичный код седьмогоабонента 111 через открытые элементыИ 25 з поступает на входы элементовИ 28 и на входы дешифратора 24 з,С помощью дешифраторов 24 и элементов ИЛИ 23 формируется поэиционный код для управлений гашением разрядов регистра 52, сигналы из которыхвыделены для обслуживания процессором. В данном случае в дешифраторе. дешифраторе 24 з - седьмой, Поэтомуна выходах элементов ИЛИ 23, обьединяющих одноименные выходные сигналыдешифраторов 24, устанавливается позиционный код: 1000001. Единичные 25сигналы означают, что на обслуживание принимаются первый и седьмой абоненты.По импульсу одновибратора 19, задержанному элементом 13 задержки 30двоичного кода, номера абонента иномера канала принимаются в регистры30 и 31, Время задержки элементом 13задержки определяется переходнымипроцессами в блоке 2, элементах И 25, 35дешифраторах 24 и элементах ИЛИ 23.Для рассматриваемого примера врегистрах 30 номера абонента устанавливаются двоичные коды: 30-101,30 -000, 30 -11, а в регистрах 31номера канала: 31 -101, 31"000,31 з.Одновременно через элементы И 60И 60, в канале 1 устанавливаются в"0" первый иседьмой разряды регистра 52, а через элементы ИЛИ 22, иИЛИ 22 э - первый и третий разрядырегистра 14,Кроме того, импульс одновибратора 19 с выхода элемента 13 задеРжкиустанавливает в "0" триггер 12 и по"ступает на выход 40, Сигнал с выхода40 означает Разрешение считыванияинформации из регистров 30 и 31 свыходов 38 и 39 соответственно,После установки триггера 12 в нулевое состояние в каналах 1 производится передача сигналов вопросов изрегистров 52 в буферные регистры 53,При наличии запросов и сигналов готовности процессов в регистре 14 навыходе элемента И 21 формируется единичный сигнал, поступающий на выход32 в качестве сигнала готовности устройства к очередному циклу распределения,При необходимости перераспределения приоритетов каналов либо запросов в каналах и производится приведение устройства в исхрдное состояние, занесение кодов приоритетов ипри наличии запросов и свободных процессоров - запуск его сигналом сброса.Формула .изобретения1. Устройство для распределения приоритетных заявок по процессорам, содержащее одновибратор, группу дешифраторов, две группы блоков элементов И, группу регистров номера абонента, группу регистров номера канала, первую группу элементов ИЛИ, регистр готовности процессоров, три элемента ИЛИ, два элемента .И, первый элемент задержки, триггер, и (и - число заявок) каналов, блок выбора канала, две группы из К блоков элементов И, К групп из 8 блоковэлементов И (где К=2 количество процессоров в системе, 8=1,2,число абонентов канала), причем каждый канал содержит регистр запросов, входы которого являются запросными входами устройства, буферный регистр, группу регистров приоритета, входы которых являются входами кодов приоритета запросов устройства, первую группу блоков элементов И, группу дешифраторов, группу элементов ИЛИ,группу шифраторов, элемент ИЛИ и первую группу элементов И, выходы которых подключены к входам сброса одноименных разрядов регистра запросов, выходы котброго соединены с входами соответствующих разрядов буферного регистра, синхронизирующий вход буферного регистра каждого канала соединен с инверсным выходом триггера в каждом канале, выходы буферного регистра подключены к входам элемента ИЛИ, каждый выход буферного регистрав каждом канале подключен к управляющему входу одноименного блока элементов И первой группы данного канала, информационные входы которых соеди 1495795иены с выходами соответствующих регистров приоритета группы данного канала, выходы каждого блока элементов И первой группы канала подключены к входам соответствующего дешифратора группы канала,"одноименные выходы дешифраторов группы канала соединены с входами соответствующего элемента ИЛИ группы канала, блок выбора канала 10 содержит группу из регистров приоритета, входы которых являются входами кодов приоритета каналов устройства, группу из и блоков элементов И, группу из и дешифраторов, группу из и элементов ИЛИ, группу из иэлементов запрета, два шифратора и группу из и схем сравнения, причем выходы регистров приоритета группы блока выбора канала соединены с информационными входами одноименных блоков элементов И группы блока выбора канала, управляющий вход каждого из которых подключен к выходу элемента ИЛИ одноименного канала, выходы каждого блока 25 элементов И блока выбора канала подключены к входам одноименного дешифратора группы блока выбора канала и к первым входам соответствующих схем сравнения группы одноименных выходов дешифраторов, группы блока выбора канала соединены с входами соответст. вующего элемента ИЛИ группы блока выбора канала, выход первого элемента ИЛИ группы блока выбора канала. подключен к первому входу первого шифратора блока выбора канала и к первым инверсным входам элементов запрета группы блока выбора канала, выход а-го элемента ИЛИ (г=2,3п) 40 группы блока выбора канала соединенс прямым входом (г) -го и с инверсными входами с г-го по (и) -й элементов запрета группы блока выбора канала, выход 1-го элемента запрета 45 группы блока выбора канала (=1,2,,и) соединен с (1+1)-м входом первого шифратора блока выбора канала, выходы которого соединены с вторыми входами схем сравнения группы БО блока выбора канала, выходы которых подключены к входам второго шифратора и к входам первых элементов И пефвой,группы одноименных каналов, выходы второго шифратора блока выбора канала подключены к входам первогоэлемента ИЛИ и к информационным входам всех К блоков элементов И первойгруппы, выходы которых соединены с входами соответствующих регистровномера канала группы, выходы которыхявляются выходами номера канала устройства, выходы всех К блоков элементов И второй группы подключены квходам одноименных регистров номераабонента группы, выходы которых являются выходами номера абонента устройства, вход запуска устройства сЬединен с первым входом первого элемента И и через первый элемент задержкис входом одновибратора, выход которого подключен к первому входу второгоэлемента И, единичные выходы регистра готовности каналов, единичные входы которого являются входами готовности процессоров устройства, подключены к входам второго элемента ИЛИ,выход которого соединен с вторым вхо"дом первого и второго элементов И,третий вход последнего подключен ктретьему входу первого элемента И ик выходу первого элемента ИЛИ, выходпервого элемента И подключен к единичному входу триггера, о т л и -ч а ю щ е е с я тем, что, с цельюповышения быстродействия за счет одновременного распределения группызаявок приоритетного канала свободным процессорам, в него введены второй элемент задержки, группа блоковэлементов ИЛИ, вторая и третья группы элементов ИЛИ, третий элемент И,блок распределения заявок, а в каждый канал введены вторая группа блоков элементов И и вторая группа элементов И, причем входы -го элементов ИЛИ группы канала (х=1,..,п)подключены к соответствующим входам1.-го шифратора группы, выходы которого соединены с информационными вхо"дами -го блока элементов И второйгруппы канала, выход -го элементаИЛИ группы канала соединен с первымвходом 1-го элемента И второй группыканала, вторые входы элементов И второй группы каналов подключены к управляющим входам блоков элементов Ивторой группы, управляющим входамблоков и элементов И второй группысвоего канала и к выходу одноименнойсхемы сравнения блока выбора канала,вторые входы элементов И первой группы всех каналов соединены с выходомвторого элемента задержки, третийвход каждого элемента И первой группыкаждого канала соединен с выходомодноименного элемента ИЛИ первой495795 50руцпы, выход второго элемента И подключен к входу запуска блока распределения заявок и к входу второго элемецта задержки выход которого подФ5ключец к управляющим входам всех Кблоков элементов И первой и второйгрупп, к нулевому входу триггера и ксигнальному выходу устройства, выходготовности которого соединен с выходом третьего элемента И, первый входкоторого подключен к нулевому выходутриггера, второй вход третьего элемента И подключен к выходу второгоэлемента И 31 И, третий вход третьего 15элемента И подключен к выходу первого элемента ИЛИ, единичные выходырегистра готовности процессоров соединены с первой группой информационных входов блока распределения заявок,ъовторая группа информационных входовкоторого подключена к выходам элементов ИЛИ второй группы, входы 3 -гоэлемента ИЛИ которой подключены квыходу 3-К элементов второй группы 25всех каналов, группы входов 3-го блока элементов ИЛИ группы подключены квыходам 3-К блоков элементов второйгруппы всех каналов, выходы 1-го блока элементов ИЛИ группы соединены Зос инФормационными входами 1-х блоковэлементов И в каждой из К групп, выходы каждой группы выходов блока распределения заявок соединены с управляющими входами всех 8 блоков элементов И одноименной группы, выходы всехБ блоков элементов И каждой из К группобъединены и соединены с входами одноименного дешифратора группы и с .входами одноименного блока элемен Отов И второй группы, т-е выходы дешифратора группы соединены с входами, .-го элемента И 31 И первой группы,выходы блоков элементов И второйгруппы соединены с входами элементовИЛИ третьей группы, выходы которыхсоединены с входами сброса регистраготовности процессоров,2. Устройство по п, 1, о т л и ч а ю щ е е с я тем, что блок распределения заявок содержит два регистра, группу элементов И, кацапы, а в каждом канале, кроме первого, две группы элементов И, а первый канал содержит группу элемецтов И, причем первые входы элементов И группы соединены с входами второй группы информационных входов блока, первая группа инФормационных входов которого соединена с группой информационных входов первого регистра, вход запуска блока соединен с вторыми входами элементов И первой группы и с синхровходом первого регистра, первый выход которого соединен с первыми входами элементов И группы первого канала, каждый выход второго регистра, начиная с второго, соединен с вторым входом одноименного элемента И группы первого канала и с первым прямым входом одноименного элемента И первой группы всех остальных каналов, каждый выход первого регистра, начиная с второго, соединен с первыми прямыми входами элементов И второй группы одноименного канала, выходы элементов И группы первого канала соединены с инверсными входами элементов И первой группы второго канала и с соответствующими инверсными входами элементов И первой группы всех остальных каналов, выход каждого элемента И первой группы.в каждом канале, начиная с второго, соединен с вторым прямым входом одноименного элемен" та И второй группы данного канала и с соответствующими инверсными входами всех последующих элементов И второй группы данного канала, выход каждого элемента И второй группы в каждом канале, начиная с второго, соеди- нен с соответствующими инверсными ,входами одноименных элементов И первой группы всех последующих каналов, инверсный выход каждого разряда второго регистра соединен с соответствующими входами всех последующих элементов И группы первого канала, выхо- ды элементов И группы первого канала и выходы элементов И второй группы всех остальных каналов являются группами выходов блока.495795 Составитель М, Кудряшеведактор В. Бугренкова Техред А.Кравчук рректор Н, Король ственно-издательский комбинат "Патент", г. Ужгород, ул. Гага П акаНИИПИ 267/46 Тираж 668осударственного комитета по113035, Москва, ЖПодписноеобретениям и открытиям при ГКНТ СССРаушская наб., д. 4/5