Устройство синхронизации вввода-вывода микропроцессора

Изобретение относится к вычислительной технике и может быть использовано прй проектировании микропроцессорных систем и микропроцессорных устройств.Целью изобретения является увеличение быстродействия устройства.На Фиг.1 приведена структурная схема устройства синхронизации вводавывода; на Фиг.2 - Функциональная схема блока Формирования управляющих сигналоз; на иг.3 - функциональная схема блока триггеров готовности; на Фиг.4 " Функциональная схема блока счетчиков тактов; на Фиг.5 - временная диаграмма сигналов на входах и выходах блоков устройства при наличии запросов от "медленных" уст-ройств; на Фиг,6 - временная диаграмма сигналов на входах и выходах блоков устройства при отсутствии запросов от медленных" устройств.Устройство синхронизации (Ьиг.1) содержит микропроцессор 1, блок 2 25 формирования управляющих сигналов, блок 3 триггеров готовности и блок 4 счетчиков тактов.Блок 2 Формирования управляющих сигналов (Фиг.2) содержит первый 5, 30 второй 6 и третий 7 элементы НЕ, элемент И 8 и элемент И-НЕ 9.Блок 3 триггеров готовности (фиг.3) содержит элемент И-НЕ 10,элемент ИЛИ-НЕ 11, первый 12 и второй 13 триггеры готовности.Блок 4 счетчиков тактов (фиг.4) содержит первый триггер 14 режима, триггер 15 младшего разряда, триггер 16 старшего разряда, второй триггер 40 17 режима, первый 18 и второй 19 элементы И, дешифратор 20, элемент ИЛИ 21, первый элемент ИЛИ-НЕ 22, элемент И-НЕ 23, триггер 24 тактов и второй элемент ИЛИ-НЕ 25. Триггеры 15 и 16 45 и элемент И 18 образуют первый счетчик тактов, а триггер 24 образует второй счетчик тактов.Устройство синхронизации ввода-вывода микропроцессора работает следующим образом.С выходов микропроцессора 1 на входы блока 2 Формирования управляющих сигналов поступают сигналы "Ожидание" (Ожд"), пСинхронизация (Синхр ), и признаки режима (разря 1155 ды адреса А 15, А 14 и А 13), которые преобразуют блоком 2 в сигналы необходимой полярности для использования в блоках 3 и 4. Блоком 2 Формируютсятакже необходимые сочетания сигналов,поступающих на его входы,и тактовыесигналы Ф 1, б 2, необходимые для работы микропроцессора 1, блока 3 триггеров готовности и блока 4 счетчиков,тактов,Работа устройства начинается с подачи сигнала Сброс , используемогодля работы микропроцессора 1, на блоки 3 и 4. Этот сигнал устанавливаетузлы устройства в исходное состояние,Он поступает на вход элемента ИЛИ-НЕ11, с выхода которого поступает сигнал логической "1" на вход синхронизации триггера 13 и устанавливает наего выходы состояние логической "1",а сигнал с выхода триггера поступаетна вход Готовность микропроцессора1 (выход устройства). Сигнал "Сброс"поступает также на вход элемента ИПИНЕ 25, На выходе этого элемента появляется сигнал логической "1",которыйпоступает на вход синхронизации триггера 17 и устанавливает на его инверсном выходе состояние логического"0"Сигналы, соответствующие значениямразрядов входа режима устройства(значениям разрядов адреса А 15, А 14и А 13 микропроцессора 1), поступаютсоответственно на информационный входР и информационные входы А и В дешифратора 20. При нулевом уровне сигнала А 15 сигналы на выходах П 1, П 2,П 4 и РЗ дешифратора 20 отсутствуют,При поступлении сигнала логического"0" Ф 2 "Синхр" на входы сброса триггера 13, триггеров 15 и 16 первогосчетчика тактов их инверсные выходыустанавливаются в состояние логической "1", а прямой выход триггера 14в состояние логического "0",Сигналлогического О, поступающий на управляющий вход (Б 1) денифратора 20,разрешает дешифрацию значений кодаадреса А 14 и А 13, поступающего на инФормационные входы (А,В) дешифратора20 при значении разряда А 15 поступающего на вход 0 дешифратора 20равном логической "1. С одного извыходов В 1, П 2 и 04 дешифратора 20на один из входов элемента ИЛИ 21 поступает сигнал логического 0". Сигнал с выхода элемента ИЛИ 21 поступает на входы сброса триггеров 12 и 13блока 3 и устанавливает на их прямыхвыходах состояние логического "О, Свыхода триггера 13, являющегося выходом блока 3, поступает сигнал логического 1101 на вход Готовность" микропроцессора 1 и приводит микропро 5 цессор в состояние ожидания (Лиг.5). На выходе "Ожд" микропроцессора 1 ( вход ожидания устройства ) появляется сигнал логической 1и сохраняется до тех пор, пока микропроцессором 1 О 1 выполняется последовательность тактов ожидания Т 0При переходе микропроцессора 1 в состояние ожидания сигнал "Ожд" становится равным логическому "0" и, по ступая на вход сброса триггера 17, устанавливает его инверсный выход в состояние логической "1", а также устанавливает в состояние логической "1" выход триггера 24. 20При поступлении сигнала готовности логической "1" от одного из "медленных" устройств на вход синхронизации триггера 12 его прямой выход устанавливается в состояние логической 25 "1". Сигнал единичного уровня с выхода триггера 12 поступает на вход элемента И-НЕ 10, на другой вход которого поступает сигнал "Ожд" единичного уровня. При появлении Фазы Ф 2 в так тепредшествующем такту 3, на третйй вход элемента И-НЕ 1 О поступает сигнал единичного уровня, а с выхода этого элемента снимается сигнал логического "0", поступающий на вход элемента ИЛИ-НЕ 11, При этом с выхода элемента ИПИ-НЕ 11 поступает сигнал логической "1" на вход синхронизации триггера 13 и устанавливает на его прямом выходе состояние логи ческой "1". Сигнал логической "1" свыхода этого триггера поступает на вход "Готовность" микропроцессора 1 и переводит его из состояния ожидания в рабочее состояние. Перед выхо дом из состояния ожицания микропроцессора при Ф 2 = 0 на входы элемента И 19 поступают сигналы логической111 и с выхода этого элемента поступает сигнал логической " 1 " на вход 50 синхронизации триггера 2 4, ко торый должен перевести триггер в состояние логической " 1 " . Но триггер зажат в состоянии логического " 0 ", так как на его вход сброса поступает сигнал логиче с ко го 11 О" , При переходе микропроцессораиз состояния ожидания в рабочее со с тояние сигнал " Ожд" принимает значение логического " 1 " и выход триггера 24 устанавливается в состояние логического "О". При этом сигнал логического 0 поступает также на вход элемента ИПИ-НЕ 22, с выхода которого сигнал логической "1" поступает на вход синхронизации триггера 14 и устанавливает на его прямом выходе состояние логической "1", запрещая дешифрацию кода, поступающего на информационные входы (А и В ) дещифратора 20 до начала следующего цикла микропроцессора 1,1При отсутствии запросов "медленных устройств запрет дешифрации адреса на время его неопределенного состояния осуществляется следующим образом. По сигналу 1112"Синхр", поступающему на входы сброса триггеров 14, 15 и 16, эти триггеры устанавливаются в состояние, соответствующее единичному уровню на инверсных выходах и нулевому уровню на выходе переноса первого счетчика тактов. Сигнал нулевого уровня, поступающий на управляющий вход (Я 1) дещифратора 20, разрешает выдачу сигнала с выхода Р 8 (выход для подключения "быстрых" устройств на Фиг.4), используемого для подключения устройств, не требующих режима ожидания микропроцессора. В такте 12 работы микропроцессора 1 при перекн 1 чении из 110" в "1" сигнала Ф 2"Синхр" инверсньп выход триггера 15 устанавливается в состояние логического "0". В такте ТЗ работы микропроцессора 1 инверсньп выход триггера 15 (при переключении сигнала Ф 2 11 Сипхр" из "01 в , установится в состояние логической "1", а прямой выход триггера 1 б еще не успеет переключиться в противоположное состояние и на выходе элемента И 18 (на выходе переноса первого счетчика тактов) возникает сигнал логической "1", который поступает на вход элемента И-НЕ 23. На другой вход этого элемента также поступает сигнал логической "1" "Ожд" , поэтому на выходе элемента И-НЕ 23 появляется сигнал логического 1101, который поступает на вход элемента ИЛИ-НЕ 22, С выхода этого элемента поступает сигнал логической "1" на вход синхронизации триггера 14 и усранавливает его в 11 111 , тем самым запрещая дешифрацию разрядов А 1 4 и А 1 3 адреса н а время е го неопределенного значения .Формула изобретения Устройство синхронизации ввода-вылвода микропроцессора, содержащее блок управляющих сигналов, включающий три элемента НЕ, элемент И и элемент ИНЕ, и блок триггеров готовности,причем вход первого элемента НЕ соединен с входом ожидания устройства, вход 10 второго элемента НЕ подключен к входу синхронизации устройства, вход третьего элемента НЕ соединен с тактовым входом устройства, первым входом элемента И-НЕ и тактовым входом блока 15 триггеров готовности, первый и второй входы элемента И подключены к выходам соответственно третьего и второго элементов НЕ, второй вход элемента И-НЕ соединен с входом синхронизации 20 устройства, вход сброса блока триггеров готовности подключен к входу сброса устройства, вход ожидания, вход готовности и выход блока триггеров готовности соединены соответственно 25 с входом ожидания, входом готовности и выходом готовности устройства, отличающееся тем, что, с целью увеличения быстродействия,оно содержит блок счетчиков тактов,вклю чающий первый триггер режима, первый счетчик тактов, выполненный в виде триггеров младшего и старшего разрядов и первого элемента И, второй триггер режима, второй элемент И, де- З шиФратор, элемент ИЛИ, два элемента ИЛИ-НЕ, элемент И-НЕ и второй счетчик тактов, выполненный в виде триггера тактов, а блок триггеров готовности включает элемент И-НЕ, элемент 40 ИЛИ-НЕ и два триггера готовности,при этом первый, второй и третий входы и выход элемента И-НЕ блока триггеров готовности подключены соответственно к выходу первого триггера готовности, входу ожидания, тактовому входу этого блока и первому входу элемента ИЛИ-НЕ блока триггеров готовности, второй вход и выход которого соединены с входом сброса этого блока и входом синхронизации второго триггера готовности, инФормационные и устано" вочные входы триггеров готовности подключены к шине единичного потен циала, вход синхронизации первого триггера готовности соединен с входом готовности блока триггеров готовности, выход второго триггера готовности подключен к выходу этого блока,а входы сброса триггеров готовности являются входом сброса блока триггеров готовности и соединены с выходом элемента ИЛИ блока счетчиков тактов, первый, второй и третий индюрмационные входы, управляющий вход, первый, второй и третий выходы дешифратора подключены соответственно к первому, второму и третьему разрядам входа режима устройства, прямому выходу .первого триггера режима, первому, второму и третьему входам элемента ИЛИ блока счетчиков тактов, первый и второй входы и выход первого элемента И блока счетчика тактов соединены с инверсным выходом триггера младшего разряда, прямым выходом триггера старшего разряда и первым входом элемента И-НЕ того же блока, второй вход этого элемента И-НЕ подключен к выходу первого элемента НГ блока формирования управляющих сигналов, первый и второй входы и выход второго элемента И блока счетчиков тактов соединены соответственно с выходом элемента И блока формирования управляющих сигналов, инверсным выходом второго триггера режима и входом синхронизации триггера тактов, первый и второй входы и выход первого элемента ИЛИ-НЕ блока счетчиков тактов подключены соответственно к инверсному выходу триггера тактов, выходу элемента И-НЕ этого блока и входу синхронизации ;,первого триггера режима, первый и второй входы и выход второго элемента ИЛИ-НЕ блока счетчиков тактов соединены соответственно с прямым выходом триггера тактов, входом сброса устройства и входом синхронизации . второго триггера режима, информационные и установочные входы первого и второго триггеров режима и установочные входы триггеров младшего и старшего разрядов и триггера тактов подключены к шине единичного потенциала, входы сброса первого триггера режима и триггеров младшего и старшего разрядов соединены с выходом элемента И-НЕ блока Формирования управляющих сигналов, вход синхронизации триггера младшего разряда подключен к выходу элемента И блока формирования управляющих сигналов, информационный вход триггера младшего разряда и вход синхронизации триггера старшего разряда соединены с инверсным выходом триггера младшего разряал щаюлаФага отобносвь кедС усщроист 5 яФиг. 1 да информационный вход триггера старшего разряда подключен к инверсному выходу того же триггера, входы сброса второго триггера режима и5 триггера тактов соединены с выходом первого элемента НЕ блока Аормирования управляняцих сигналов, а информационньп вход триггера тактов подключен к инверсному выходу того же триггера..РУЬача 8 лУАма У Рви, РйикаР Вид ВЗЬока 2У ЙвюаЮмитетаткрытийя наб. д 4 роектная, 4 ское предприятие Проиэводственно-полигр жгород 8 ьх. Г Аюа РЫХ. 87 АЮ Тираж 704 Государственного елам иэобретений сква, Ж, Рауш