Устройство для измерения временных интервалов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1293692 4 Г 10/ОЬ ОСУДАРС О ДЕЛА РЕТЕНИ ста ССР 81. тт 1 гЬСоцп 80,(57) Изо ан тотно-вре на основе времени в леи моменто сти в измер еобразова д, в част ЕННЫЙ КОМИТЕТ СССРЗОБРЕТЕНИЙ И ОТНРЫТИИ ОПИСАНИЕ И н двтсесном свид(46) 28.02,87. Бюл. Яд 8 (71) Институт электроники и вычислительной техники АН ЛатвССР (72) Ю.НАртюх и В,Ю, Ведин (53) 621.317.77 (088.8) (56) Авторское свидетельство С В 855995, кл. С 04 Г 10/04, 19Сагу О. БаяаЕ 1 апй Копа 16 С.1 епяеп. Ацготпаг 1 с Меаяцгетпепгя а Н 18 Ь - Регйошапсе Пп 1 чегяа 1 гег - Нетт 1 егг - Рас 1 саго 1. - 19 У 9, р. 21-31.(54) УСТРОЙСТВО ДЛЯ:ИЗМЕРЕНИЯ ВРЕ МЕННЫХ ИНТЕРВАЛОВ етение может быть испольсоздании измерителей час енных параметров сигнала те, нх временных интервалов и синхронометрах. Цель изобретения - повышение быстродействия и точности измерения - достигается за счет того,что интерполяцию производят в несколько циклов. При этом в каждомпоследующем цикле происходит уточнение результатов предыдущих циклов.Для этого в устройство введены делитель 10 частоты, ключ 3, формирователь 11 кодов и вычислительныйблок 12. Кроме то.о, устройство содержит формироват-т:. 1 импульсов,генератор 2 импульсов опорной частоты, резистор 4, накопительный конденсатор 5, переключатель 6 тока,источники 7 и 8 тока, компаратор 9,вход 13 устройства. Функциональныесхемы формирователя импульсов,формирователя кодов и вычислительного блока приводятся в описании изобретения. б ил,1 129Изобретение относится к измерительной технике и может быть использовано при создании измерителей частотно-временных параметров сигнала на основе преобразователей моментов времени в код, в частности в измерителях временных интервалов и синхронометрах.Цель изобретения - повышение быстродействия и точности измерения за счет того, что интерполяцию производят в несколько циклов, причем в каждом последующем цикле происходит уточнение результата предыцущих циклов интерполяции.1692 2мирователя 11 кодов соединен с выходом 19 формирователя 1 импульсов.щ кодовые выходы 20.1-20.щ формирователя 11 кодов подключены к щ кодовым входам 21,1-21.щ вычислительного блока 12, Е выходы 22.1-22,1 которого являются выходом устройства Ь-разрядный двоичный код), причем между целыми числами 1 и щ должно 10 15 выполняться соотношение щ = 11, где 1 - некоторое целое число, Р ( 1. Выход 23 формирователя 1 соединен с информационным входом ключа 3.Формирователь 1 импульсов предназначен для формирователя интервалов несинхронности (фиг. 2). ФормиНа фиг. 1 изображена блок-схема интерполятора; на фиг. 2 - блоксхема формирователя импульсов; нафиг. 3 в 4 - блок-схема формирователя кодов; на фиг. 5 - блок-схема вычислительного блока; на фиг. 6 -временные диаграммы работы устройства,Интерполятор содержит (фиг. 1)формирователь 1 импульсов, генератор 2 импульсов опорной частоты,ключ 3, резистор 4, накопительный конденсатор 5, переключатель 6тока, источники 7 и 8 тока, компаратор 9, делитель 10 частоты с коэффициентом деления щ+1, формирователь 11 кодов, вычислительныйблок 12,Вход 13 формирователя 1 импульсов является входом устройства.Вход 14 формирователя 1 импульсовсоединен с выходом генератора 2 импульсов. Выходы формирователя 1 импульсов подключены соответственно куправляющим входам ключа 3 и переключателя 6 тока. Основной входключа 3 соединен с общей шиной, авыход ключа 3 через резистор 4 соединен с выходом источника 8 тока,с одним из выводов накопительногоконденсатора 5, с первым входомкомпаратора 9 и с вторым входомпереключателя 6, к первому входукоторого подключен выход источникатока. Заземленный вцвод конденсатора 5 соединен с вторым входом компаратора 9, выход которого соединенс входом 15 формирователя 1 импульсов и с входом делителя 10 частоты,выход которого подключен к входу 16формирователя 1 импульсов. Вход 17формирователя 11 кодов соединен свыходом генератора 2, вход,18 фор 25 30 35 40 45 50 55 рователь 1 содержит три П-триггера 24 - 26. С-вход П-триггера 24соединен с входом 13 формирователя 1. К-вход П-триггера 24 соединен с входом 16 формирователя 1.П-вход П-триггера 24 соединен с шиной логической " 1", выход Э-триггера 24 соединен с выходом 23 фор- мирователя 1 и с П-входом П-триггера 25, выход которого подключен к П-входу П-триггера 26, вход которого соединен с выходом 19 формирователя 1. С-входы П-триггеров 25 и 26 объединены и соединены с входом 14 формирователя 1, В.-входы П-триггеров 25 и 26 также объединены и соединены с входом 15 формирователя 1.Формирователь 11 кодов формирует коды, соответствующие целому числу периодов генератора 2, укладывающихся в преобразовательные интервалы несинхронности, Формирователь 11 кодов (фиг. 3) состоит из счетчика 27 с коэффициентом счета щ+1, коммутатора 28, щ счетчиков 29,1-29.щ. Основной вход коммутатора 28 соединен с входом 17 формирователя 11, вход 18 которого соединен с входом счетчика 27, кодовый выход которого подключен к управляющему входу коммутатора 28, щ выходов которого подключены к счетным входам счетчиков 29.1-29.щ. Выходы счетчиков 29.1-29.щ соединены соответственно с выходами 20. 1- 20.щ формирователя 11.На фиг. 4 представлен другой вариант выполнения формирователя 11 кодов, который содержит счетчик 30, щ+1 последовательно соединенных (по прямому выходу) регистров 31.1 - 31,щ+1 фиксации кода и щ сумматоров 32.1-32.щ. Вход счетчика 30 сое93692 Э 12 динен с входом 17 формирователя 11, выход - с информационным входом регистра 31.1 фиксации кода. Входы записи регистров 31.1-31.ш+1 объединены и соединены с входом 18 формирователя 11,. Прямой выход каждого иэ регистров 31.2-31,ш+1 соединен также с первым из входов соответствующего сумматора 32.ш.1, вторые входы которого соединены с инверсными выходами соответствующих регистров 31.1"31.ш, третьи входы сумматоров 32 подключены к шине потенциала логической "1". Выходы сумматоров 32,1- 32.ш соединены с соответствующими выходами 20.1-20.ш Формирователя 11.функцией вычислительного блока 12 является получение конечного результата интерполяции путеи обработки кодов на выходах формирователя 11 кодов. На фиг. 5 представлена схема вычислительного блока 12, состоящего из т блоков 33.1-33.ш инверсии и ш (с/ш+2) разрядных сумматоров 34.1- 34.ш. Кодовый вход блока 33. 1 инверсии соединен с кодовым входом 2.1 вычислительного блока 12, кодовый выход блока 33.инверсии подключен к первому кодовому входу сумматора 34. 1, на второй кодовый вход которого поступает двоичный код числа 2+3, выходы младших Ы/ш разрядов сумматора 34.1 соединены с выходамн 22.122.1/ш выход самого младшего разряда сумматора 34. 1 соединен с выходом 22,Е/ш вычислительного блока 12. Входы 21. 1 с четными индексами вычислительного блока 12 соединены с первыми входами сумматоров34.1, вторые входы которых подключены к выходам блоков 33.1 инверсии, на входы которых поступаетктдвоичный код числа 2 +1, выходы .младших Е/ш-х разрядов суиматоров 34.3 соединены с выходами.22.(;1)К/ш , 22.1 с/ш,причем выходстаршего разряда иэ этих М/ш разрядов является выходом 22. Ц)М/ш+вычислительного блока 12; выход следующего младшего разряда сумматора 34.1 является выходом 22.(3-1)с/ш+ +2 и т.д. Выход самого младшего разряда сумматора 34,3 является выходом 22.11/ш. Входы 21.1 с нечетными индексами (начиная с третьего)вычислительного блока являются входами блоков 33.1 инверсии, выходы которых подключены к вторым входам сумматоров 34., на первыевходы которых поступает двоичныйк(м+код числа 2 +2, выходы младших з к/ш разрядов сумматоров 34.1 соединены с выходаии 22.(1-1)1 с/ш 41,.22.Ж/ш, причем выход старшего разряда из этих 1/ш разрядов соединенс выходом 22("1 В/ш+ вычислительного блока 12, выход следующего младшего разряда сумматора34.1 соединен с выходои 22,(-)Е/ш+2 и т.д., выход самого младшего.,разряда сумматора 34. соеди нен с выходом 22.1 с/ш, выход самого младшего разряда сумматора 34.шсоединен с выходом 22.М вычислительного блока 12.к 1 юДвоичные коды чисел 2 +1, 2 О 2 ф"+1.2, 2" +3 формируются науказанных входах узлов вычислительного блока 12 известныии способаии,например подключением входа к общему проводу для формирования логической " 1" при использовании элементов транзисторно-транзисторной логической схемы (ТТЛ)серий. Таким жеобразом формируется логическая ".1"на указанных входах узлов формирователя 1 импульсов (фиг. 2) и фориирователя 11 кодов.На фиг. 6 показаны временныедиаграммы работы интерполятора.На временных диаграммах приняты 35 следующие обозначения: сигнал а навыходе генератора 2 импульсов;входной сигнал Ь на входе 13 фор:мирователя 1 импульсов; сигнал с нанезазеиленном выводе конденсатора 5;40 сигнал д на выходе 23 формирователя 1 импульсов; сигнал е на выходе 19 формирователя 1 иинульсов;сигнал й на выходе коипаратора 9;сигнал я на выходе делителя 10 час тоты. Интерполяция (т.е. измерение временного интервала между моментомпоступления входного сигнала и бли жайшим предыдущим положительнымфронтом сигнала генератора импульсов опорной частоты) в устройствепроизводится эа счет первоначального преобразования время-аиплитудавремя интервала несинхронности между моментом поступления входногосигнала и вторыи последующим фронтом сигнала генератора импульсовс последующими циклами преобразова40 45 50 5 1 ния время-амплитуда-время интервалов несинхронности, причем в каждом следующем цикле производится преобразование время-амплитуда-время интервала несинхронности, образующегося после предыдущего цикла и определяемого концом предыдущего преобразованного интервала несинхронности и вторым последующим положительным фронтом сигнала генератора импульсов. Количество ш рабочих циклов задается делителем 10 частоты (с коэффициентом де,пения ш+1), Формирователь 11 кодов формирует коды которые соответствуют целому числу периодов генератора 2 импульсов, укладывающихся в пределах преобразованных временных интервалов несинхронности. Эти коды обрабатываются вычислительным блоком 12 для получения конечного результата.Коэффициент ш выбирается, исходя из требуемого быстродействия, при ш Е обеспечивается минимальное время интерполяции. Исходя из ш и Е, соотношение токов источников 7 и 8 выбирается следующим: где 1, - абсолютная величина тока источника 8; 1 - абсолютная величина тока источника 7. Номинал К резистора 4 выбирается следующим образом: где С - емкость конденсатора 5; Т -величина сигнала на выходе генератора 2 импульсов,Устройство работает следующимобразом (рассматривается случай,когда Е = 4, ш = 2, ток источника 8тока - положительный, ток источни,ка 7 тока - отрицательный и превышающий по абсолютной величине токисточника 8).В исходном состоянии с выходагенератора 2 импульсов (фиг. 1) навход 13 формирователя 1 импульсов .поступает импульсная последовательность а, сигналы Й и е фиг. 6),на выходах 23 и 19 формирователя 11 лнимпульсов состояния логического 0При этом ключ 3 замкнут, переключатель 6 тока коммутирует ток источника 7 тока на общий провод. Ток ис 293692 о точника В тока поступает через резистор 4 и открытый ключ 3 на общий провод, на выводах накопительного конденсатора 5 устанавливается начальное напряжение Б = 1 К.о 1Сигнал Г на выходе компаратора 9 соответствует логическому 0.По положительному фронту входного сигнала (Ь), поступающего на 10 вход 13 формирователя 1 импульсовсигнал д), на выходе 23 формирователя 1 импульсов устанавливается логическая "1". Ключ 3 размыкается,конденсатор 5 заряжается положитель ным током 11 источника 8 тока, нанряжение с возрастает линейно, начиная с начального напряжения БоПри поступлении на вход 14 Формирователя 1 импульсов второго положи тельного фронта импульсной последовательности а после поступленияположительного Фронта входного сигнала Ь , сигнал е на выходе 19 Формирователя 1 импульсов устанавли вается равным логической " 1". Переключатель 6 тока переключает отрицательный ток 1 источника 7 токаина незаземленный вывод конденсатора 5, в результате чего конденсатор 30 5 разряйается разностным током 1 -Т 1КЬ 1который в 2 раз (в конкретномпримере в четыре раза) меньше заряжающего тока 1,. Напряжение спадает линейно, при достижении уровня нулевого потенциала выходной сигнал й компаратора 9, сравнивающего напряжение с с уровнем нулевого потенциала, переключается всостояние логической "1". При поступлении логической "1" сигнала Гна вход 15 формирователя 1, сигнал естановится равным логическому "01,в результате чего переключатель 6тока отключает ток источника 7 тока от незаземленного вывода конденсатора 5. Конденсатор 5 начинает заряжаться током источника 8 тока, напряжение с начинает линейно возрастать от уровня нулевого потенциала,на выходе компаратора 9 устанавливается логический 0". При поступлении на вход 14 Формирователя 1второго положительного фронта импульсной последовательности а после поступления отрицательного фронта сигнала Х с выхода компаратора 9 сигнал е становится равным логической "1", начинается разряд кон-, денсатора. Далее работа интерполя 7129 тора происходит циклически, производится в общем случае (в+1) циклов заряда и разряда конденсатора 5 (в данном примере 3 цикла). При поступлении третьего (последнего) положительного фронта сигнала Г с выхода компаратора 9 на вход делителя частоты 10, на входе делителя 10 частоты выбирается импульс положительной полярности (сигнал р). Этот импульс поступает на вход 16 формирователя 1 импульсов, в результате чего сигнал Й становится равным логическому 0, ключ 3 замыкается, устройство приходит в начальное состояние.Формирователь 11 кодов формирует в течение работы интерполятора коды, соответствующие числу периодов сигнала а, укладывающихся в пределах временных интервалов между положительными фронтами сигнала е, причем на кодовый выход 20.1 формирователя 11 кодов поступает двоичный код числа периодов сигнала а, укладывающихся в пределах интервала между первым и вторым положительным фронтом сигнала е, на кодовый выход 20.2 поступает двоичный код интервала между вторым и третьим положительным фронтом сигнала е и т.д., на кодовый выход 20.ш поступает двоичный код интервала между двумя последними положительными фронтами сигнала е.Выходной код интерполятора образуется путем выполнения вычислительных операций над выходными кодами формирователя 11 кодов, что про изводится вычислительным блоком 12.Выходной код интерполятора должен соответствовать временному интервалу между моментом Т (фиг. 6) появления положительного фронта сигнала а. Наличие начального напряжения на выводах конденсатора 6 ведет к тому, что временной интервал , - С представляет из себяк 1 лрастянутый в 2 раз временной интервал С - Т , причем из начального условия (1) следует, Справедливо также следующее равенство: 0 -- (А,-2)Т + с - Е , (5) где А, - двоичное число на кодовом выходе 20.1 формирователя 11 кодов. Учитывая что е -= Т - ( - с )Ф 1 О 8 7 ф из авенств (4) и (5) получаем К 1 Гп кь к 1(: - с,)2 = Т(2 + 2 - А )+ + (, - ,) (6) 1 + к фт2 + Х - А1А - (2 + 2);2" 1+ 1 - АФ В, = В= В= 4 Сгде 1 = 2, 4, 6,; 1 = 3, 5, 7,Двоичные Е/ш разрядные коды чиселВ В з совокупности образуют1-разрядный двоичный код, соответст вующий измеряемому интервалу, причем старший разряд кода В, являетсястаршим разрядом (на выходе 22.1)К выходного кода с весом 2 , следующий разряд кода В (или старший 50 разряд кода В , если код В одноразрядный) является следующим разрядомвыходного кода (на выходе 22.2) ск-йвесом 2 и т.д., младшего разряда кода В , являющимся младшим разря дом выходного кода (на выходе 22,1овычислительному блоку 12) с весом 2Результат интерполяции представленк-разрядным двоичным кодом (точкность интерполяции составляет Т/2 ) 20Следовательно, целое число дискрек 1 ттов Т/2 , укладывающихся в пределах интервала С - С, составляетк 1 т 1- 1ьф2 + 2 - А,. Операция вычитанияК 1 ъ25 из числа 2 + 2 числа А выпол 1няется в вычислительном блоке 12,результат вычитания к/ш-разрядныйдвоичный код образует старшие разряды выходного кода вычислительного 30 блока 12 на вьъодах 22,1-22.Е/щ.Если А А, , Л, - двоичное число на выход:.х 20.1-20.ш формирователя 11 кодов, то результаты их обработки В , В можно записать 35 следующим образом:9 129369Наличие реальных задержек блоковинтерполятора ведет к систематическому сдвигу результата в каждомцикле интерполяции. Поскольку растяжка временных интервалов в каждомцикле линейна, данные систематические сдвиги в совокупности ведут ксистематическому отклонению получаемого конечного результата от истинного. Поскольку в преобразователяхмоментов времени в код определяютсяотносительные временные положениявходных сигналов, систематическоеотклонение конечного результата несущественно. 15.Формирователь 1 импульсов (Фиг.2)работает следующим образом. В начальном состоянии все 0-триггеры 2426 сброшены. При поступлении поло Ожительного фронта входного сигналапо входу 13 0-триггер 24 переключается в состояние логической "1".При поступлении первого положительного Фронта сигнала а по входу 14 25после переключения 0-триггера 24логическая "1" на его выходе переписывается на выход 0-триггера 25,следующим положительным фронтомсигнала а логическая " 1" на выходе ЗО0-триггера 25 переписывается на выход 0-триггера 26, При поступленииположительного фронта сигнала Г повходу 15 0-триггеры 25 и 26 сбрасываются, после поступления отрицательного фронта сигнала Й логическая"1" на выходе 0-триггера 24 последовательно переписывается на выходы0-триггеров 25 и 26 по последующимпоступающим по входу 14 фронтам сигнала а. При поступлении положительного импульса 8 по входу 15 0-триггер 24 сбрасывается, на выходе 23устанавливается состояние логического "О" сигнала с 1,45Варианх формирователя 11 кодов,показанный на фиг. 3, работает следующим образом,В начальном состоянии счетчик 27и счетчики 29.1, ,29.ш сброшены,на их кодовых выходах нулевые коды.При нулевом коде на управляющем кодовом входе коммутатора 28 сигнал ана входе 17 формирователя 11 кодовыхсоставляющих не поступает ни на одиниз выходов коммутатора 28, При поступлении первого положительного Фронта сигнала е по входу 18 формирователя 11 кодов на выходе счетчика 27 10устанавливается двоичный код числа 1, импульсная последовательность коммутируется с выхода коммутатора 28 на вход счетчика 29.1, который подсчитывает положительные фронты сигнала а. При поступлении второго положительного фронта сигнала е по входу 18 Формирователя 11 кодов на выходе счетчика 27 устанавливается двоичный код числа 2, сигнал а коммутируется на вход счетчика 29 и т.д., при поступлении (ш+1)-го положительного Фронта сигнала е по входу счетчика 27, код на выходе счетчика 27 устанавливается в нулевое состояние.В качестве вычислительного блока 12 может быть использовано любое специализированное устройство, выполняющее требуемые операции (например, устройство, построенное на основе микропроцессора или стандартная ЭВМ), например, мини-ЭВМ СМ-З, микро ЭВМ "Электроника", снабженная устройством ввода данных.Вычислительный блок 12, показанный на Фиг. 5, работает следуюшим образом. Операция вычитания 2+к 1 ь++ 2 - А выпопняется с помощью Ь/ш+ +2)-разрядного сумматора 34,1, на первый вход которого постоянно поИдано число 2 1 3, на второй вход сумматора поступает инвертированный двоичный код числа А . Выходныемладшие разряды сумматора 34.1%/ш-разрядов) образуют старшие разряды выходного кода вычислительного блока 12 на выходах 22.1-22.К/ш.Операция вычитания А - (2" + 2)Я.9 выполняется с помощью (1 с/ш + 2) -раз-рядного сумматора 34.2, на первый вход которого подается инверсныйКИтдвоичный код числа 2 + 1. Выхбдные младшие разряды сумматора 22.2Й/ш-разрядов) образуют следующие(младшие) разряды выходного кода вычислительного блока 12, Таким же образом при помощи сумматоров 34. и блоков инверсии 33.3 производятся операции вычитания А -(2" + 2), где 3=2,4,6, Операции вычитания 2+1-Ах, где 1=3,5,7, выполняются с помощью сумматоров 34 д, на первые входы которых постоянноКь+поданы числа 2 +2, на вторые входы сумматоров поступают инверти рованные (с помощью блоков 33.1 инверсии) двоичные коды чисел А 1,12936 Формула изобретенияУстройство для измерения временных интервалов, содержащее генератор импульсов опорной частоты, формирователь импульсов, первый вход которого соединен с входом устройства, два источника тока, выход первого источника тока подключен к первому входу переключателя тока, управляющий вход которого соединен с первым выходом формирователя импульсов, а второй вход подключен к выходу второго источника тока, первому входу компаратора и одному из выводов накопительного конденсатора, другой вывод которого соединен с общей шиной, выходом переключателя тока н вторым входом комларатора, резистор, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и точности измерений, э него введе 1015го 92 12ны делитель члстоты, ключ, формирователь кодов и вычислительный блок, причем второй вход формирователя импульсов подключен к выходу генератора импульсов опорной частоты и первому входу формирователя кодов, второй вход которого соединен с первым выходом формирователя импульсов, а выходы подключены к соответствующим входам вычислительного блока, выходы которого являются выходами устройства, второй выход формирователя импульсов подключен к управляющему входу ключа, другой вход которого соединен с общей шиной, а выход через резистор - с первым входом компаратора, выход которого подключен к выходу делителя частоты и третьему входу формирователя импульсов, четвертый вход которого подключен к выходу делителя частоты.1293692 8.1/щ22. Р/л Составитель Л. ПлетневТехред В.Кадар орректор А. Тяс дакт ПоР но Заказ 38 ч/5/5 изводственно-полиграфическое предприятие, г, Ужгород, ул. Проектная,Тираж 371 ВНИИПИ Государстве по целам изобре 035, Москва, Жного комитета Сений и открытийРаушская наб слглЮые/ЙаФиг. 5