Однобитовое операционное устройство

(19 7/00; к 15 ОО з(ю " ОПИСАНИЕ ИЗОБРЕТЕНИЯК .АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(54)(57) ОДНОБИТОВОЕ ОПЕРАЦИОННОЕУСТРОРСТВО, содержащее триггер результата, триггер анализа четности,триггер запоминания результата,дополнительный триггер результата исемь элементов И, при этом первый ивторой входы и вь 1 ход первого элемента И соединень 1 соответственно с входом бита состояния устройства, выходом второго элемента И и входомсброса триггера результата, выходкоторого подключен к информационномувходу триггера запоминания результата и информационному выходу устройства, первые входь 1 второго и третьего элементов И соединень 1 с первым синхровходом устройства, второйвход третьего элемента И и первыйвход четвертого элемента И подключены к входу кода операции устройства,второй вход второго элемента И соединен с входом кода операции устройства, второй вход четвертого элемента И и первый вход пятого элемента И подключены к второму синхровходу устройства, второй вход пятогоэлемента И соединен с входом кодаоперации устройства, первый, второйи третий входы и выход шестого элемента И подключены соответственно квыходу третьего элемента И, выходудополнительного триггера результата,входу конца ветни устройства и первому установочному входу триггерарезультата, первый и второй входы ивыход седьмого элемента И соединенысоответственно с выходом четвертого элемента И, входом конца ветви устройства и входом сброса дополнитель ного триггера результата, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей при обработке электрических цепей с параллельными ветвями, оно содержит дополнительно пять элементов И, дна элемента ИЛИ и элемент И-НЕ, первый и второй входы и выход которого подключены соответственно к входу начала ветни устройства, выходу четвертого элемента И и синхровходу триггера анализа четности, инверсный выход которого соединен с информагионным входом этого триггера первый, второй и третий входы И выход восьмого элем,нта И подключены соотнетстненно к прямому выходу триггера анализа четности, входу начала ветви устройства, выходу четвертого элемента И и синхровходу триггера результата, первый и вто- Я рой входы и выход девятого элемента И соединены соответственно с выходом триггера запоминания результата, входом начала нетви устройства и информационным входом триггера рену- льтата, первый, второй и третий входы и выход десятого элемента И подключены соответственно к выходу третьего элемента И, входу начала ветви устройства, инверсному выходу триггера анализа четности и синхровходу триггера запоминания результата, первый, второй и третий входы и выход одиннадцатого элемента И соединены соответственно с выходом третьего элемента И, входом начала ветви уст- Вфф ройства, прямым выходом триггера анализа четности и синхронходом дополнительного триггера результата, первый и второй входы и выход первого элемента ИЛИ подключены соответственно к выходу триггера результата, выходу дополнительного триггера результата и информационному входу до1070542 полнительного триггера результата, первый и второй входы и выход двенадцатого элемента И соединены соот-, ветственно с инверсным вьходом триггера анализа четности, выходом пятого элемента И и первым входом второго элемента ИЛИ, второй вход которого подключен к входу начальной устаИзобретение относится к вычислительной технике и предназначено для построения программируемых контроллеров (ПК).В программируемых контроллерах программа работы управляемого объекта задается в виде инструкций, представляющих последовательность, воспроизводящую ступенчатую электрическую схему управляемого объекта, Сту" пенчатая электрическая схема строит" ся из элементов ВХОД, ВЫХОД, ВЕТВЬ. К элементам ВХОД относится нормально разомкнутый или нормально замкнутый контакт, соответствующий датчику, кнопке, включателю управляемого объекта, к элементам ВЬХОД - обмотка реле, пускателя, лампочка индикации. Ступенчатая электрическая схема состоит из ряда электрических цепей. При этом каждая цепь состоит из одного или нескольких элементов ВХОД и заканчивается одним элементом ВЫХОД. Элементы ВХОД могут строиться в параллельные электрические ветви. Для этого используются элементы ВЕТВЬ. Ступенчатая электрическая схема в ПК обрабатывается с помощью однобитового Булевого операционного устройства.Известно однобитовое операционное устройство, содержащее элемент ИСКЛ 10 ЧАЮЩЕЕ ИЛИ, два триггера, элементы И и ИЛИ, которое позволяет обрабатывать электрические цепи, построенные из элементов ВХОД, ВЕТВЬ иВЫХОД. При этом каждая электрическая цепь может содержать параллельнь 1 е ветви с одним элементом ВХОД 17.Недостатком известного устройст- ва являются ограниченные функциональные возможности, обусловленные невозможностью обработки сложных электрических цепей, например цепей, содержащих более одного элемента ВХОД в параллельной ветви.Наиболее близким по технической сущности к предлагаемому является однобитовое операционное устройство, содержащее четыре триггера, семь элементов И и имеющее два синхровхода, вход бита состояния, входы новки устройства, а выход второгоэлемента ИЛИ соединен с входами сброса триггера анализа четности, триггера запоминания результата, дополнительного триггера результата и вторым установочнымвходом триггера результата,приема сигналов НАЧАЛО ВЕТВИ и КОНЕЦ ВЕТВИ и трехразрядный вход кода операции. Первый из разрядов кода операции обусловлен формированием сиг налов НАЧАЛО ВЕТВИ (НВТ) или КОНЕЦВЕТВИ (КВТ), второй обусловлен приемом бита состояния элемента ВХОД,и третий - формированием сигналаВЫХОД после установки или очистки 10 бита состояния элемента ВЫХОД. Приэтом вход сброса первого триггера,являющегося триггером результата,соединен с выходом первого элементаИ, первый вход которого соединен с 15 входом приема бита состояния элемента ВХОД, а второй Вход - с входомвторого элемента И, первый вход которого соединен с вторым разрядомвхода кода операции устройства, авторой вход - с первым входом третьего элемента И и первым синхровходом устройства, второй вход третьего элемента И соединен с первым,входом четвертого элемента И и спервым разрядом входа кода операцииустройства, второй вход четвертогоэлемента И соединен с первым входомпятого элемента И и вторым синхровходом устройства, второй вход пятогоэлемента И соединен с третьим разря дом входа кода операции устройства,выход третьего элемента И соединенс первым входом шестого элемента И,второй вход которого соединен с выходом четвертого триггера, а третий 35 вход - с первым входом седьмого элемента И и с входом конца ветви устройства, второй вход седьмого эле-мента И соединен с выходом четвертого элемента И, а выход - с первым 40 входом сброса четвертого триггера,второй вход сбрс 1 са котОРого сОединен с входами сброса второго и третьего триггеров и первым установочным входом первого триггера, вто-,рой установочный вход которого сое динен с выходом шестого элемента И,В известном устройстве второй триггер обеспечивает прием сигналовНАЧАЛО ВЕТВИ или КОНЕЦ ВЕТВИ и подключение входа бита состояния уст. ройства к третьему триггеру вместопервого. Четвертый триггер обеспечивает перезапись информации с третьего триггера, если происходит обработка последующей ветви 121Известное однобитовое операпионное усТройство имеет ограниченные Функциональнь 1 е возможности. Устройство может обрабатывать только цепи, заканчивающиеся одним элементом ВЫХОДоднако в практике построения ступенчатых электрических схем часто образуются электрические цепи, заканчивающиеся параллельными вет- вями, в каждой из которых содержат= ся элементы ВЫХОД, что обуславливает необходимость построения других дополнительных цепей, которые оно может обрабатывать. Кроме того, устройство не может обрабатывать па раллельные ветви, в которых последняя из параллельных ветвей содержит в себе новые параллельные ветви11 ель изобретения - расширение функциональных возможностей устройства при обработке электрических цепей с параллельными ветвями,Поставленная цель достигается тем, что в однобитовое операционное устройство, содержащее тригГер результата, триггер анализа четности, триггер запоминания результата, дополнительный триггер результата и семь элементов И, при этом первый и второй входы и вьход первого элемента И соединены соответственно с входом бита. состояния устройства, выходом второго элемента И и входом сброса триггера результата, выход которого подключен к информационному входу триггера запоминания резуль тата и информационному выходу устройства, первые входы второго и третьего элементов И соединены с первым синхровходом устройства, второй вход третьего элемента И и первый вход четвертого элемента И подключены к входу кода операции устройства, второй вход второго элемента И соединен с входом кода операции устройства, второй вход четвертого эле мента И и первый вход пятого элемента И подключены к второму синхровходу устройства, второй вход пятого элемента И соединен с входом кода операции устройства, первый, второй и третий входы и выход шестого элемента И подключены соответственно к выходу третьего элемента И, выходу дополнительного триггера результата, входу конца ветви устройства и первому установочному входу триггера результата, первый и второй входы и выход седьмого элемента И соединены соответственно с выходом четвертого элемента И, входом конца ветви устройства и входом сброса дополнительного триггера результата, введены дополнительно пять элементов И,два5 1 О 15 элемента ИЛИ и элемент И-НЕ, первыи, и второй входы и выход которого подключены соответственно к входу начала ветви устройства, выходу четвертого элемента И, синхровходу триггера анализа четности, инверсный выход которого соединен с информационным входом этого триггера, первый, второй и третий входы и выход восьмого элемента И подключены соответственно к прямому выходу триггераанализа четности, входу начала ветви устройства, выходу четвертого элемента И и симхровходу триггера ререзультата, первый и второй входы и выход девятого элемента И соединены соответственно с выходом триггеразапоминания результата, входом начала ветви устройства и информацион-ным входом триггера результата, первый, второй и третий входы и выход 1десятого элемента И подключены со-"ответственно к выходу третьего элемента И, входу начала ветви устроЯства, инверсному вьюоду триггераанализа четности и синхровходу 25 триггера запоминания результата, первый, второй и третий входы и выхододиннадцатого элемента И соединены .соответственно с выходом третьегоэлемента И, входом начала ветви уст О ройства, прямым выходом триггераанализа четности и синхровходом дополнительного триггера результата,первый и второй входы и выход первого элемента ИЛИ подключены соответственно к выходу триггера результата,выходу дополнительного триггера результата и информационному входу дополнительного триггера результата,первый и второй входы и выход двенадцатого элемента И соединены соответственно с инверсным выходом триггера анализа чети.сти, выходом пятого элемента И и первым входом второго элЕмента ИЛИ, второй вход которого подключен к входу начальной уста новки устройства, а выход второгоэлемента ИЛИ соединен с входами сброса триггера анализа четности, триггера запоминания результата, дополнительного триггера результата и 5 О вторым установочным входом триггерарезультата.На фиг.1 представлена функциональная схема однобитового операционногоустройства, на фиг.2 - ступенчатаяэлектрическая схема из двух цепей,которые может обрабатывать данноеустройство.Устройство содержит триггер 1результата, триггер 2 анализа четности, триггер 3 запоминания результата, дополнительный триггер 4 результата, элементы ИЛИ 5 и б, и имеет вход 7 бита состояния, вход 8 иачала ветви, вход 9 конца ветви,вход 10 начальной установки. Устрой 65ство также содержит элементы И 11 10705425 1 О 15 20 25 30 35 40 45 50 55 60,гической единицы, образующийся при 22, элемент И-НЕ 23 и имеет трехразрядные входы 24,25 и 26 кода опера ции, первый и второй синхровходы 27 и 28, информационный выход 29.Вход, сброса триггера 1 соединен с выходом элемента 11, первый вход которого соединен с входом 7 устройства, а второй вход - с выходом элемента 12, первый вход которого соединен с входом 25 устройства, а второй вход - с первым входом элемента 13 и входом 27 устройства. Второй вход элемента 13 соединен с входом 24 устройства и первым входом элемента 14, второй вход которого соединен с входом 28 устройства и первым входом элемента 15, второй вход которого соединен с входом 26 устройства. Выход элемента 14 соеди нен с первым входом элемента 23 и первым входом элемента 18. Второй вход элемента 23 соединен с первыми входами элементов 19-21 вторым входом элемента 18 и входом 8 устройства. Выход элемента 23 соединен с синхровходом триггера 2, прямой выход которого соединен с вторым,входом элемента 21 и третьим входом элемента 18, а инверсный выход с информационным входом триггера 2-, первым входом элемента 22 и вторым входом элемента 20, третий вход которого соединен с третьим входом элемента 21, первым входом элемента 16 и выходом элемента 13. Выход элемента 20 соединен с синхровходом триггера 3, а выход элемента 21 с синхровходом триггера 4, прямой выход которого соединен с первым входом элемента 5 и вторым входом элемента 16, третий вход которого соединен с первым входом элемента 17 и входом 9 устройства. Выход элемента 15 соединен с вторим входом элемента 22, а выход элемента 14 - свторым входом элемента 17. Выходэлемента 17 соединен с первым входомсброса триггера 4, второй вход сбро" са которого соединен с входами сброса триггеров 1 и 2, первым входомустановки триггера 1 и выходом элемента б. Первый вход элемента б со, единен с выходом элемента 22, а второй вход - с входом 10 устройства. Выход элемента 16 соединен с вторым входом установки триггера 1 синхровход которого соединен с выходомэлемента 18, а информационный входс выходом элемента 19, второй вход которого соединен с прямым выходом триггера 3. Прямой выход триггера 1 соединен с выходом 29 устройства,информационным входом триггера 3 и вторым входом элемента 5, выход которого соединен с информационным входом триггера 4.Однобитовое операционное устройство по входам и выходам соответствует устройству 123. Отличиезаключается в назначений триггеров1-4, связях между ними и в функционировании самого устройства, .что составляет сущность изобретениЯ.Триггер 1 является триггером результата. В нем накапливается результат обработки элементов электрической цепи. Триггер 2, выполненный в виде триггерасо счетным входом определяет, открыта или закрыта ветвь электрической цепи, т.е. производит анализ элемента НАЧАЛО ВЕТВИ (НВТ) на его четность в электрической це-. пи. При этом если при обработке электрической цепи появляется нечетный элемент НАЧАЛО ВЕТВИ, то ветвь открывается, а если четный, то ветвь закрывается. Триггер 3 является дополнительной ячейкой памяти для запоминания результата обработки, полученного в триггере 1, когда происходит открытие ветви. Триггер 4 является второй дополнительной ячейкой памяти для накопления результата обработки, полученного в триггере 1 с учетом предыдущих результатов обработки ветвей, когда происходит закрытие ветви.На вход 7 поступает бит состояния элемента ВХОД, который образуется в программируемом контроллере путем анализа состояния датчика,соответствующего данному элементу ВХОД, в зависимости от типа элемента ВХОД: нормально разомкнутый или нормально замкнутый контакт. Если анализируется нормально разомкнутый контакт и состояние датчика соответствует сигналу логической единицы (включено), то бит состояния элемента ВХОД будет иметь значение логического нуля. Если же анализируется . нормально разомкнутый контакт и состояние датчика соответствует сигналу логического нуля (выключено), то .бит состояния элемента ВХОД будет иметь значение логическое единицы и навход 7 поступит сигнал логической единицы. На входы 8 и 9 поступают сигналы соответственно НАЧАЛО ВЕТВИ (НВТ) и КОНЕЦ ВЕТВИ (КВТ), которые образуются в контроллере при считывании инструкции с элементом НВТ или КВТ, На вход 24 поступает импульс С 1 логическая единица, формирующийся при считывании инструкции, например, с элементами НВТ и КВТ. На вход 25 поступает импульс С 2 логической .единицы, формирующийся при приеме бита состояния. элемента ВХОД. На вход 26 поступает импульс С 4 лод формировании результата однобитовойобработки после установки или очистки бита состояния элемента ВЫХОД.На входы 27 и 28 поступают тактовые импульсы ТЗ и Т 4 с тактового генерася на выходе элемента 18, в резуль. тате информация с выхода триггера 3 5 перепишется в триггер 1. По заднему 10 -5 20 25 30 35 40 45 50 55 60 Х 1ХЗ;Х 4, Х 5,Хб 1) 2) б) Х 8-У 17)Х 9-У 2,Х 10-УЗ тора контроллера. При этом тактовые импульсы ТЗ и Т 4 приходятся на каждый правляющий импульс С 1, С 2, и С 4,Устройство работает следующим образом.В начальнь 1 й момент, при включении питания, импульсом логической единицы с входа 10 триггер 1 устанавливается, а триггеры 2-4 сбрасываются. При обработке элемента ВХОД на вход 25 поступает импульс С 2, а на вход 7 - бит состояния элемента ВХОД. Если бит состояния равен логическому нулю (датчик включен), то элемент 11 будет закрыт и триггер 1 останется в состоянии "1". Если бит состояния эле мента ВХОД равен логической единице (датчик выключен), то в такте ТЗ открываются элементы 11 и 12 и импульсом логической единиць сбрасывается триггер 1.При обработке элемента НВТ сигнал логической единицы поступает на вход 8, а на вход 24 поступает импульс С 1. В такте ТЗ на выходе элемента 13 образуется импульс С 1 фТЗ, который поступает на вход элемента 20, на два других входа которого поступают сигналы логической единицы. Тогда элемент 20 открывается и импульс с его выхода поступает на синхровход триггера 3, следовательно, информация с триггера 1, поступающая на информационный вход триггера 3, записывается в триггер 3. Импульс С 1 ТЗ поступает также на входы элементов 16 и 21, однако не проходят через них, так как элемент 21 закрыт логическим нулем с прямого выхода триггера 2, а элемент 16 закрыт логическим нулем с входа 9. В такте Т 4 на выходе элемента 14 образуется импульс С 1 еТ 4, который поступает на входы элементов 17 и 18, однако не проходит через них, так как элемент 17 закрыт логическим нулем по входу 9, а элемент 18 - логическим нулем с прямого выхода триггера 2. Импульс С 1Т 4 проходит через открытый элемент 23 и поступает на синхровход триггера 2. По заднему фронтуимпульса С 1 фТ 4 устанавливается триггер 2. Таким образом, после обработки сигнала НВТ ветвь становится открытой.Если обрабать 1 вается элемент ВХОД, то устройство работает описанным выше образом. Информация снова накапливается в триггере 1.При обработке следующего элемента НВТ в такте ТЗ, импульс логической единицы образуется на выходе элемента 21, посредством которого информация с выхода элемента 5 запишется в триггер 4. При этом в триггер 4 запишется результат логического сложения информации с триггеров 1 и 4. Так как триггер 4 был сброшен, то 65 в данном случае в него перепишетсяинформация с триггера 1. В такте Т 4импульс логической единицы обраэуетфронту импульса С 1 фТ 4 с выхода элемента 23 сбрасывается триггер 2. Таким образом, после обработки данногоэлемента НВТ ветвь станет закрытой. В триггере 1 будет накоплен результат обработки элементов ВХОД до открытия ветви, в триггере 4 - результат обработки элементов ВХОД с учетом наличия ветви.Если новых ветвей в электрической цепи нет, то после обработки очередных элементов ВХОД происходит обра, ботка элемента КВТ. При этом в такте ТЗ на выходе элемента 13 образуется импульс С 1 фТЗ, который поступает на вход элемента 16. Если триггер 4 был установлен, то на выходе элемента 16 образуется импульс логической единицы, посредством которого уста новится триггер 1, Если же триггер 4 был сброшен, то элемент 16 окажется закрытым и состояние триггера 1 не изменится. Таким образом, при обработке элемента КВТ в триггер 1 запишется результат логического сложения информации с триггеров 1 и 4.В такте Т 4 на выходе элемента 14 образуется импульс С 1Т 4, который поступит через элемент 17 на вход сброса триггера 4 и установит его в ф 0 ф.При обработке элемента ВЫХОД осуществляется установка или сброс бита его состояния по результату, образованному в триггере 1 и поступающему на выход 29. После обработки элемента ВЫХОД на вход 26 поступает импульс С 4Если ветвь закрыта, то триггер 2 сброшен. Тогда в такте Т 4 на выходе элемента 15 образуется импульс С 4Т 4, посредством которого откроется элемент 22 и импульсом с его.выхода через элемент б сбросятся триггеры 2-4 и установится .триггер 1, т,е. устройство придет впервоначальное состояние.Если ветвь открыта, то триггер 2 установлен, элемент 22 закрыт и импульс С 4 фТ 4 через него не проходит., При этом в триггере 1 сохраняетсярезультат обработки элементов данной цепи; Таким образом, после обработки элемента ВЫХОД однобитовое операционное устройство устанавливается в первоначальное состояние, если закрыта последняя обрабатываемая ветвь.При работе устройства (фиг.2) первая электрическая цепь состоит из ветвей, содержащих следующие элементы:1070542 10 8) У 29 ) Х 10-УЭ 3) Х 4 4) Х 5 5) Хб Вторая электрическая цепь (Фиг,2) ,обрабатывается в следующей последовательности; НВТ"Х 11-Х 12-НВТ-Х 13"НВТХ 14-НВТ-Х 15-НВТ-Х 16-КВТ-Х 17-НВТ-Х 18- КВТ-Х 19-НВТ-У 4-НВТ-У 5.Таким образом, предлагаемое устройство позволяет создавать более удобные как с точки зрения программирования, так с точки зрения дальнейшего использования в работе ступенчатые электрические схемы для управления технологическим оборудованием. Действительно, для программирования ступенчатой электрической схемы (Фиг.2) в известном варианте необходимо построить дополнительные электрические цепи. Всего получится нять электрических цепей по количеству элементов ВЫХОД. На программирование такой схемы для известного варианта затрачивается дополнительное время программиста. К тому же ступенчатая электрическая схема теряет наглядность, т,е, удобство пользования ею при работе с контроллером во время наладки работы управляемого объекта или во время поиска неисправностей в технологическом оборудовании значительно ниже, чем в данном устройстве.1 Х 1 а 0 Состояние триггера 1 неизменится 1 0 0 Информация с триггера 1перепишется в триггер 3,установится триггер 2.НВТ Х 2-1 Триггер 1 сбросится В триггер 4 запишетсярезультат логическогосложения с выходовтриггеров 1 и 4, а затем информация с триггера 3 перепишется втриггер 1. Сброситсятриггер 2 НВТ См. шаг. 1 (закроетсяветвь) ХЭ=О См. шаг 2 (откроетсяветвь ) НВТ См. шаг 3 Х 4 а 1 См.шаг 4 (закроетсяветвь)См.шаг 2 (откроетсяветвь) НВТ НВТ т,е. ветви 2-я и 7-я содержат в себе новые ветви, соответственно 3-5-юи 8-ю, 9"ю. Предполагается, что датчики управляемого объекта, соответствующие элементам ВХОД Х 1,ХЗ,Х 5,Х 7 и Х 9, включены, а датчики,соответствующие элементам ВХОД Х 2,Х 4,Хб,Х 8 и Х 10, выключены. Таким образом, биты состояний элементов Х 1,ХЗ, Х 5, Х 7 в Х 9 равны логическомунулю, а биты состояний остальных элементов ВХОД - логической единице. 15Тогда первая электрическая цепь( Фиг.2) окажется включенной для элемента ВЫХОД У 2, т.е. элементы У 1 иУЗ будут иметь состояние логическогонуля, а элемент У 2 - состояние логической единицы.Порядок обработки элементов данной электрической цепи представляетследующую последовательность:Х 1.-НВТХ 2-НВТ-ХЗ"НВТ-Х 4-НВТ-НВТ-Х 5-НВТ-ХбКВТ-Х 7-НВТ-Х 8-У 1-НВТ-Х 9-НВТ-У 225-НВТ-Х 10-УЗ.Процесс обработки поясняется таблицей. Элемент Процесс обработки Состояние триггеров после обра- ботки1070542 Шаг Состояние триггеров после обработкиШ Ю Элемент См.шаг 1 10 Х 5 с 0 1 0 1 1 НВТ 12 ХбСм. шаг 3 О КВТ 0 14 Х 7-0 См. шаг 1 НВТ 15 0 16 0 См. шаг 3 17 У 1 18 О НВТ 19 Х 9 сО 20 НВТ 21 У 2 0 22 НВТ 23 Х 10 а 1 См. шаг 3 С триггера 1 выдаетсярезультат на сброс битасостояния элемента ВЫХОД.Затем сбрасываются триггеры 2-4 и устанавливаетсятриггер 1 УЗ 24 Процесс обработки См. шаг 4 (закроетсяветвь ) В триггер 1 запишетсярезультат логическогосложения с выходатриггеров 1 и 4, затем сбросится триггер 4 См. шаг 2 (откроетсяветвь ) С триггера 1 выдаетсярезультат на сброс битасостояния элемента ВЫХОД См. шаг 4 (закроетсяветвь)См. шаг 1 См. шаг 2 (откроетсяветвь) С триггера 1 выдаетсярезультат на установкубита состояния элементаВЫХОД См. шаг 4 (закроетсяветвь) Продолжение таблицы 1 2 3 4 11 1 О1070542 Рю 7 Составитель Г.ВиталиеТехред Л,Кикеш Редактор Е.Криви писное Закаэ 11682/ВНИИ Филиал оектная,"Патен г.ужгород В 10 ПИ по 113035, Госу елам оскв Тираж 699 рственного эобретенийЖ,Рауш митета СССР открытий я наб., д,4 ректор А.Пов