Устройство для вычисления синуснокосинусных функций

Опубликовано 23,07.80. Бюллетень27Дата опубликования описания 27.07.80 по делам изооретеиий и открытий(72) Авторы изобретения А. Н, Морозевич, А. Е. Леусенко и Б. В. Немытов Минский радиотехнический институт(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯСИНУСНО-КОСИНУСНЫХ ФУНКЦИЙ 1Изобретение относится к вычислительной технике, особенно к специализированным вычислителям и предназначено для вычисления функций вида 1 = в(п 9 и Х = соз 9 .Известно устройство, содержащее регистры, сумматоры-вычитатели, сдвигающие регистры, постоянное запоминающее устройство и устройство управления с недостаточно высоким временем вычисления синуса и косинуса, равным п 2 г, где к - период следования тактовых импульсов, а п - разрядность регистров 1. Наиболее близким по технической сущности к изобретению является устройство, для вычисления синусно-косинусных функций, содержащее четыре регистра, два сдвигающих регистра, три сумматора-вычитателя постоянное запоминающее устройство и блок управления 2.Устройство позволяет реализовать итерационные методы вычисления гармонических функций, однако достаточно медленно действующее (время вычисления синуса и косинуса равно Т = пт, где г - период следования тактовых импульсов, и - раз. рядность регистров) и достаточно сложное. 2Цель изобретения - повышение быстродействия и упрощение устройства.Поставленная цель достигается тем, чтов устройство для вычисления синусно-косинусных функций, содержащее первый регистр, первый и второй регистр сдвига, первый, второй и третий сумматоры-вычитатели, введены первый и второй сдвигатели, блок элементов И, блок элементов ИЛИ, первый второй и третий элементы И, первый, второй и третий элементы ИЛИ, первый и второй 10 элементы задержки, первый и второй триггеры, генератор импульсов, причем управляющий вход устройства соединен с входом первого элемента задержки, с установочными входами первого регистра, первого и второго регистров сдвига, первого и второго 15сумматоров-вычитателеи и с управляющим входом блока элементов И, выход первого элемента задержки подключен к единичному входу первого триггера, единичный выход которого соединен с первым входом первого 20 элемента И, второй вход которого соединенс выходом генератора импульсов, управляющий вход первого регистра соединен с первым выходом второго регистра сдвига, второй и третий выходы которого соединенып, а и - тоо.и - з оо.щим образом. тво устанавие. В третий блок 6 элекод угла Ц аносится код вычитатель 5гистр 1 уста с управляющими входами соответственно первого и второго сумматоров-вычитателей, а четвертый выход - с первым входом первого элемента ИЛИ, первым входом второго элемента И, управляющим входом третьего сумматора-вычитателя, второй вход первого элемента ИЛИ соединен с единичным выходом второго триггера, единичный вход которого соединен с управляющим входом устройства, а нулевой вход - с выходом первого элемента И, выходы вторых элементов И и ИЛИ соединены соответственно с входом установки нуля первого сумматоравычитателя и третьими входами первого и второго сдвигателей, информационные входы первого и второго сумматоров-вычитателей соединены с выходами соответственно первого и второго сдвигателей, а выходы - с информационными входами соответственно второго сдвигателя и первого регистра, вход второго элемента задержки соединен с первым входом второго элемента И, а выход - с сдвигающим входом первого регистра сдвига, первый выход которого подключен к вторым входам второго элемента И и второго элемента ИЛИ и первому входу третьего сумматора-вычитателя, второй вход которого соединен с первым входом второго элемента ИЛИ и вторым выходом первого регистра сдвига, третий выход которого подключен к вторым входам первого и второго сдвигателей и третьему входу третьего сумматора-вычитателя, выход младших разрядов первого регистра сдвига соединен с входом блока элементов ИЛИ, выход которого соединен с входом младших разрядов третьего сумматоравычитателя, информационные входы которого соединены с выходами блока элементов И, входы которого являются информационными входами устройства, нулевой выход знакового разряда третьего сумматора-вычитателя соединен с суммирующим и вычитающим входами соответственно первого и второго сумматоров-вычитателей и суммирующему входу третьего сумматора-вычитателя, единичный выход знакового разряда которого соединен с вычитающим и суммирующим входом соответственно первого и второго сумматоров-вычитателей и вычитаюшим входом третьего сумматора-вычитателя, выход младшего разряда первого регистра сдвига соединен с первыми входами первого и второго сдвигателей и с вторым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, первый вход третьего элемента ИЛИ соединен с управляющим входом устройства, выход первого элемента И соединен с сдвигающим входом второго регистра сдвига, информационный вход которого соединен с выходом первого элемента ИЛИ, информационные выходы первого регистра соединены с входами второго сдвигателя,На фиг. 1 приведена схема устройства для вычисления синусно-косинусных функций; на фиг. 2 - временная диаграмма основных сигналов, определяющих процесс вычисления У = з 1 и 8 и Х = сов О; на фиг. 3 - функциональная схема четырех- разрядного сдвигателя.Устройство содержит регистр 1, сдвига- тели 2 и 4, сумматоры-вычитатели 3, 5 и 7, блок 6 элементов И, блок 8 элементов ИЛИ, регистры 9 и 10 сдвига, элементы И 11, 17 и 19, генератор 12 импульсов, триггеры 13 и 16, элементы 14 и 18 задержки, элементы ИЛИ 15, 21 и 20, информационные входы 22- 25 сдвигателя, управляющие входы 26 - 29 сдвигателя, выходы 30 - 33 сдвигателя, блоки 34 - 37 элементов И-ИЛИ. Каждый сдвигатель выполнен в виде набора параллельно включенных элементов типа Ы, И-ИЛИ (с - номер выхода сдвигателя), причем первые входы первых из . элементов И каждой группы И-ИЛИ объединены и подключены к первому информационному входу сдвигателя, первые входы вторых изэлементов И также объединены и подключены ко второму информационному входу сдвигателя и так далее, первый управляющий вход сдвигателя подключен ко вторым входам (-го элемента И из групп элементов типаИ-ИЛИ, второй управляющий вход сдвигателя подключен ко вторым входам- 1)-го элемента И из групп элементов типа (И-ИЛИ и так далее. В качестве сумматора-вычитателя используется параллельный алгебраический сумматор накапливающего типа.Устройство реализует итерационный метод вычисления тригонометрических зависимостей в виде:-Ц д.= агс 1 д 2, 1= 2, и При этом Х - э Сов 8, при 1 -У - з 1 пв, при 1 - ъп, а Устройство работает следую По сигналу пуск устройс ливается в исходное положен сумматор-вычитатель 7 через ментов И заносится двоичный в первый регистр 9 сдвига 3 р = 0,100.0, второй сумматорвторой регистр 10 сдвига и ренавливаются в нулевое положение (код 0,00 01, в первый сумматор-вычитатель 3 заносится код величины 1/К(К, определяется из (3), например, для и = 12, К,= = 1,646759964) триггер 13 устанавливается в нулевое, а триггер 16 в единичное состояние. На этом заканчивается нулевой (подготовительный) шаг итерации. Спустя время ( = Т(Ъ 1 4 время задержки в элементе 14) выполняется первый шаг итерации. Он, как и нулевой шаг, не подчиняется соотношениям (1), (2), и реализует зависимости=о =0 (8)У, = +Х. =+1/К (9) и служит лишь для расширения диапазона представления О. Причем знаки в (8) и (9) определяются значениями (знаковым разрядом) сумматора-вычитателя (7). Х = У=о при 0 (О ( 180 Х = о при 0 9180 У = Хо 1-ый шаг. Триггер 13 сигналом с выхода элемента 14 задержки переводится в единичное положение и открывает элемент И 11, на выходе которого появляются импульсы, частота следования которых определяется генератором 12. Первый же из указанных импульсов осуществляет перезапись единицы в старший разряд регистра 10 из триггера 16 и в регистр 10 записывается код 1000. В то же время триггер 16 устанавливается в нулевое положение. Сигнал, соответствующий единичному уровню, появляется на первом выходе регистра 10 и осуществляет передачу кода из второго сумматора 5 в регистр 1. На временной диаграмме указанная микрооперация обозначена как С 1 = 5 т. е. содержимому блока 1 присваивается значение содержимого блока 5. Далее, следующий (второй) тактовый импульс с выхода элемента И 11 осуществляет сдвиг информации в регистре 10, где оказывается код 0100, который формирует сигнал единичного уровня на втором выходе регистра 10. Этот сигнал поступает на вход сумматора-вычитателя, осуществляя тем самым микрооперацию (5 = 3) Знак кода, переписываемого из блока 3 в блок 5, определяется знаковым разрядом сумматоравычитателя 7. После прихода третьего тактового импульса в регистр 10 устанавливается код 0010 и возбуждается третий выход, Сигнал с третьего выхода регистра 10 осуществляет суммирование предыдущего числа в сумматоре 3 с кодом, хранящимся в регистре 1, т. е, выполняется микрооперация СЗ +. 1). Четвертый тактовый импульс устанавливает в регистре код 0001. Сигнал единичного уровня с четвертого выхода регистра 10 осуществляет суммирование (с учетом знаков) 8 и Я, т. е. выполняется микро- операция 7 + д 1). Этот же сигнал прохода через открытый элемент И 17 устанавливает сумматор-вычитатель 3 в нулевое состояние (3) = 0). На этом фактически заканчивается четвертый (последний) такт первого шага итеративного процесса. Сигнал,сформированный на четвертом выходе регистраО, поступает на элемент 18 задержки.Каждый шаг (начиная с первого шагаитерации) выполняется за четыре такта.Для удобства в каждом шаге выделяетсяпервый, второй, третий и четвертый импульс,что соответствует следующим кодам в ре 1 О гистре 10 1000, 0100, 0010, 0001, которыециклически повторяются в регистре 10.2-ои шаг. Начинается с приходом новогопервого (пятого после открытия элемента И 11) импульса, который устанавливаетв регистре 1 О код 1000. В это же времясигнал с выхода элемента задержки 18 устанавливает в регистре 9 код 0,01000 9== 92 ). Код 1000 в регистре 10 осуществляет передачу содержимого второго сумматора-вычитателя 5 в регистр 1 (1 = 5).2 О Далее код 0100 осуществляет суммированиекодов, хранящихся в сумматорах 5 и 3,а результат алгебраического суммированияостается в сумматоре-вычитателе 5, т. е,выполняется мнкрооперация 5: (32.Третий импульс обеспечивает выполнение2 микрооперации 3 +. 1 2. Четвертыйимпульс обеспечивает выполнение алгебраического суммирования содержимого сумматора 7 с кодом, хранящимся в регистре 9,т. е. 7 +,бг.Третий и последующий шаги итерациианалогичны второму. При этом в каждом1-ом шаге циклически повторяются следуищие микрооперации9 = 9 2,1 = 5 первый импульсЗю 5) - 3 2 второй импульс+13+ 1 2; третий импульс7 + У четвертый импульсчто полностью соответствует выполнениюсоотношений (1) и (2). На последнем п-ом(п разрядность третьего сумматора-вычитателя) шаге итерации результат вычисления функций У = з 1 п О и Х = сов О формируется по окончанию третьего такта длясокращения времени вычислений. ЭлементИ 19 формирует сигнал остановки при нац дички кода 0,0001 в регистре 9 и 0001регистре 10.Время вычисления каждой пары значений У = з 1 п 8 и Х = сов О приблизительнов два раза меньше, чем у известного.Эффективность изобретения заключаетсяф в повышении быстродействия устройстваи его упрощении за счет использования четырехразрядного сдвигателя.Формула изобретенияУстройство для вычисления си нуснокосинусных функций, содержащее первый регистр, первый и второй регистр сдвига,первый, второй и третий сумматоры-вычитатели, отличаюиееся тем, что, с целью повышения быстродействия и упрощения устройства, в него введены первый и второй сдвигатели, блок элементов И, блок элементов ИЛИ, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, первый и второй элементы задержки, первый и второй триггеры, генератор импульсов, причем управляющий вход устройства соединен с входом первого элемента задержки, с установочными входами первого регистра, первого и второго регистров сдвига, первого и второго сумматоров-вычитателей и с управляющим входом блока элементов И, выход первого элемента задержки подключен к единичному входу первого триггера, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов, управляющий вход первого регистра соединен с первым выходом второго регистра сдвига, второй и третий выходы которого соединены с управляющими входами соответственно первого и второго сумматоров-вычитателей, а четвертый выход с первым входом первого элемента ИЛИ, первым входом второго элемента И, управляющим входом третьего сумматора-вычитателя, второй вход первого элемента ИЛИ соединен с единичным выходом второго триггера, единичный вход которого соединен с управляющим входом устройства, а нулевой вход - с выходом первого элемента И, выходы вторых элементов И и ИЛИ соединены соответственно с входом установки пуля первого сумматора-вычитателя и третьими входами первого и второго сдвигателей, информационные входы первого и второго сумматоров-вычитателей соединены с выходами соответственно первого и второго сдвигателей, а выходы - с информационными входами соответственно второго сдвигателя и .первого регистра, вход второго элемента задержки соединен с первым входом второго элемента И, а выход - с сдвигающим входом первого регистра сдвига, первый выход которого подключен ко вторым входам второго э,.с мент И и второго элемента ИЛИ и первому входу третьего сумматора-вычитателя, второй вход которого соединен с первым входом второго элемента ИЛИ и вторым выходом первого регистра сдвига, третий выход которого подключен ко вторым входам первого и второго сдвигателей и третьему входу третьего сумматора-вычитателя, выход младших разрядов первого регистра сдвига соединен со вторыми входами первого и второго сдвигателей и с входом блока элементов ИЛИ, выход которого со 1 о единен с входом младших разрядов третьего сумматора-вычитателя, информационные входы которого соединены с выходами блока элементов И, входы которого являются информационными входами устройства, нулевой выход знакового разряда третьего сумматора-вычитателя соединен с суммирующим и вычитающим входами соответственно первого и второго сумматоров-вычитателей и суммирующему входу третьего сумматоравычитателя, единичный выход знакового разряда которого соединен с вычитающим и суммирующим входом соответственно первого и второго сумматоров-вычитателей и вычитающим входом третьего сумматоравычитателя, выход младшего разряда первого регистра сдвига соединен с первыми И входами первого и второго сдвигателей ис вторым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, первый вход третьего элемента ИЛИ соединен с управляющим входом устройства, выход первого элемента И соединен с сдвигающим входом второго регистра сдвига, информационный вход которого соединен с выходом первого элемента ИЛИ, информ ационные зю выходы первого регистра соединены с входами второго сдвигателя.Источники информации,принятые во внимание при экспертизе 1. Байков В. Д., Смолов В. Б. Аппаратурная реализация элементарных функций ео в ЦВМ, Л 1976,2. Оранский А. М. Аппаратные методыв цифровой вычислителыгои техник Минск, 1977, с. 102, 131 - 132.вич НИИПИ Гопо дела35, Москв ППП Па ком итета и открыт шская наб од, ул. П сударственного м изобретений а, Ж - 35, Рау тент, г. Ужго 113филиал М. Лик7/19Ц оставитель В. ВенцельТсхред К. ШуфричТира 1 к 751 Корректор Н. ГригорукГ 1 одписноеСССРийд. 4/5роектная. 4