Систолический процессор

(5)5 6 06 Г 15/16 ГОСУДАРСТВЕН(ЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ ,К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ В(54) СИСТОЛИЧЕСКИЙ ПРОЦЕССОР Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах обработки данных, работающих в реальном масштабе времени,Цель изобретения - повышение производительности систолического процессора путем обеспечения безконфликтного обмена данными между, вычислительными модулями.На фиг. 1 изображена блок-схема систолического процессора; на фиг. 2 - блок-схема устройства обмена; на фиг, 3 - схема блока управления (обменом); на фиг. 4 - схема вычислительного модуля.Систолический процессор (фиг. 1) содержит первый 1 и второй 2 тактовые вхоДы, информационный вход 3, первые входы 4-7 соответственно признаков записи в память, считывания из памяти, записи в счетчик и считывания из счетчика, вход 8 сброса, третий тактовый вход 9 (К+1) устройств 10 об.- мена, К вычислительных модулей 11, входы 12 прерывания, входы 13 управления переЫ 2 1691847 А 1(57) Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах обработки данных, работающих в реальном времени, Целью изобретения является повышение производительности систолического процессора за счет обеспечения безконфликтного обмена данными между вычислительными модулями, Поставленная цель достигается тем, что в систолический процессор, содержащий К вычислительных модулей, введены К+1 устройств обмена. 1 з.п, ф-лы, 4 ил. ходом, вход 14 признака загрузки, вход 15 разрешения записи, вход 16 разрешения чтения, выход 17 разрешения обращения к памяти программ, вход/выход 18 внешней шины данных, выход 19 синхронизации, выход 20 строба чтения, выход 21 строба записи, выход 22 адреса, вход-выход 23 данных, информационный выход 24, вторые входы 25 - 28 соответственно признаков записи в память, считывания из памяти, записи в счетчик и считывания из счетчика.Каждое устройство 10 обмена (фиг. 2) включает регистры 29 - 32, блок ЗЗ памяти и блок 34 управления.Блок 34 управления (фиг. 3) содержит элементы И-НЕ 35-37, буферные усилители 38 и 39 с трехстабильным выходом, коммутатор 40, счетчики 41 и 42, элемент И 43, элементы И-НЕ 44 и 45, элемент И 46, элемент И-НЕ 47, элемент И 48, инвертор 49, шесть узлов формирователей 501 - 506 импульсов, каждый из которых состоит из элемента И 51, триггеров 52 и 53 и элемента И-НЕ 54, 1691847 4Каждый вычислительный модуль 11 (фиг. 4) образуют усилители 55 и 56 с трех- стабильным выходом, микропроцессор 57, усилители 58 и 59 с трехстабильным выходом, элементы ИЛИ 60 и 61, дешифраторы 62 и 63, элемент И 64, память 65 и элемент ИЛИ 66.Систолический процессор работает сле дующим образом.Сначала осуществляется настройка 5 10 процессора на решение задачи. Настройка производится путем загрузки в память 65 каждого вычислительного модуля 11 соответствующих программ. Каждая программа, загруженная в вычислительный модуль 11, 15 является частью общей программы решения задачи, В блок 33 памяти первого устройства 10 обмена с выхода 3 загружаются первый массив входных данных и управляющая информация, сопровождающая дан 20 ный массив. В управляющей информации указываются код решаемой задачи, начальный адрес, размерность и состояние массива, Если в ячейке блока 33 памяти, определяющей состояние массива, записан 25 нуль, это означает, что в блок 33 памяти не загружен массйв данных, а если единица, то зто означает, что,массив данных загружен иготов к обработке. Управляющая инфармация записывается в определенные адреса 30 блока 33 памяти. Объем памяти блока 3 каждого устройства 10 обмена определяется размерами обрабатываемых массивов данных и их управляющей информацией. Минимальный.объем блока 33 памяти должен 35 обеспечивать хранение двух максимальных массивов данных с их управляющей информацией.Перед началом работы в первую область блока 33 памяти устройства 101 обме на загружены первый массив данных и его управляющая информация, причем в ячейках, определяющих состояние двух обла" стей памяти, записаны единица и нуль, В ячейках, определяющих состояние блока 33 45 памяти устройств 102-10 к+1 обмена, записань, нули.,При установке на входе 8 единицы процессор из состояния останова переходит на выполнение программ, записанных в памяти 65 вычислительных модулей 11. В 50 каждом вычислительном модуле 11 в начале работы анализируются ячейки, определяющие состояние блока 33 памяти устройств 10 обмена. Если в этих ячейках записан нуль, то соответствующие вычислительные 55 модули 11 переходят в режим ожидания, а если единица, то на обработку массива.В начале работы процессора первыйвычислительный модуль 11 по результатам анализа переходит на обработку массива,записанного в первой области блока 33 памяти, а вычислительные модули 112-11 к - в режим ожидания. Первый вычислительный модуль 11 считывает код,решаемой задачи и переходит на решение первой части данной. задачи над данными, записанными в первой области блока 33 памяти. Результаты решения первой части задачи вычислительным модулем 11 записывается в первую область блока 33 памяти второго устройства 102 обмена. Результаты обработки входного массива первым вычислительным модулем 111 являются входными данными для второго вычислительного модуля 112. Вместе с данными в блок 33 памяти устройства 102 обмена записывается его управляющая информация. По окончании обработки первого входного массива и загрузки результатов его обработки в первую область блока 33 памяти устройства 102 обмена в ячейки состояния данных областей блока памяти соответственно первого 101 и второго 102 устройств обмена записывается нуль и единица. Одновременно с обработкой массива с первой области блока 33 памяти устройства 101 обмена во вторую область блока 33 памяти данного устройства обмена с входа 3 загружается второй массив данных со своей управляющей информацией, По окон- чании загрузки информации во вторую область блока 33 памяти устройства 101 обмена в ячейку состояния данной области блока 33 памяти записывается единица. По завершении обработки первого массива данных и загрузки результатов данной обработки в блок 33 памяти устройства 102 обмена вычислительный модуль 111 переходит в режим ожидания. В режиме ожидания вычислительные модули 111 - 11 к находятся до прихода сигнала прерывания на входы 121, 122, , 12 к. Период поступления сигналов прерывания равен или больше требуемого времени для решения любой 1-й части задачи и совпадает с периодом поступления в процессор массивов данных. Процессор синхронизируется сигналами прерывания, т.е. работает в принудительном темпе с тактом, равным периоду поступления сигналов прерывания.В начале следующего такта работы каждый вычислительный модуль 11 анализирует ячейки, определяющие состояние блока 33 памяти устройств 10 обмена, и в зависимости от записанной в них информации переходит на обработку или на ожидание. Во втором такв первый 111 и второй 112 вычислительные модули переходят на обработку массивов данных, а вычислительные модули 11 эк - в режим ожидания.510 15 20 ЗО 35 40 45 50 55 Вычислительные модули 111 и 112 считывают код решаемой задачи и переходят на решение первой и второй частей задачи. Вычислительный модуль 111 обрабатывает данные с второй области блока 33 памяти устройства 101 обмена и результаты данной обработки загружает во вторую область блока 33 памяти устройства 102 обмена. Одновременно в первую область блока ЗЗ памяти устройства 101 обмена производится загрузка с входа 3 следующего массива. При обработке второго входного массива вычислительный модуль 111 использует вторые области блока 33 памяти устройств 101 - 102 обмена. Вычислительный модуль 112 обрабатывает данные с первой области блока 33 памяти устройства 102 обмена и результаты данной обработки загружает в первую область блока 33 памяти устройства 10 э обмена. Перед третьим тактом работы процессора в первой области блока 33 памяти устройства 101 обмена находится третий входной массив с управляющей информацией, а во второй и первой областях блока 33 памяти соответственно второго 102 и третьего 10 э устройств обмена записаны массивы данных с управляющей информацией для следующего такта работы, В последующих тактах работа процессора аналогична описанной.Формула изобретения 1. Систолический процессор, содержащий К вычислительных модулей, о т л и ч аю щ и й с я тем, что, с целью повышения производительности за счет обеспечения безконфликтного обмена, в него введены (К+1) устройств обмена, причем первый и второй тактовые входы процессора соединены соответственно с первыми и вторыми тактовыми входами. всех устройств обмена, входы признаков записи в память, считывания иэ памяти, записи в счетчик, считывания из счетчика процессора соединены с одноименными первыми входами первого.устройства обмена, вход сброса процессора - с входами сброса всех вычислительных модулей, третий тактовый вход процессора соединен с входами синхронизации вычислительных модулей, информационный вход-выход процессора соединен с первым информационным входом-выходом первого устройства обмена, первые выходы признаков записи в память, считывания из памяти, записи в счетчик, считывания из счетчика 1-го вычислительного модуля ( 1, 2, К) соединены соответственно с одноименными вторыми входами)-го устройства обмена 0 = 1, 2, ., К+1), вторые выходы признаков записи в память, считывания иэ памяти, записи в счетчик, считывания иэ счетчика 1-го вычислительного модуля соединены соответственно с одноименными входами +1)-го устройства обмена, информационный вход-выход 1-го вычислительного модуля соединен с вторым информационным входом выходом )-го устройства обмена и первым информационным входом- выходом (+1)-го устройства обмена,.2,Процессор по и. 1, отл и ч а ю щи й с ятем, что устройство обмена содержит четыре регистра, блок памяти и блок управления, причем первый и второй тактовые входы устройства обмена соединены с одноименными входами блока управления, выходы адреса и признака запись/чтение соединены с одноименными входами блока памяти, информационный вход-выход которого соединен с одноименными входами первого и второго регистров и выходами третьего и четвертого регистров, информационный выход первого регистра соединен с одноименным входом третьего регистра, первым информационным входом блока управления и является первым информационным выходом устройства обмена, информационный выход второго регистра соединен с одноименным входом четвертого регистра, вторым информационным входом блока управления и является информационным выходом устройства обмена, первые входы признаков записи, считывания, записи в счетчик, считывания счетчика устройства соединены с одноименными первыми входами блока управления, вторые входы признаков записи, считывания, записи в счетчик, считывания счетчика устройства соединены с одноименными вторыми входами блока управления, первый и второй выходы сброса блока управления соединены с одноименными входами соответственно третьего и четвертого регистров, входы сброса первого,и второго регистров соединены соответственно с первым и вторым входами признаков считывания блока управления, первый и второй выходы синхронизации которого соединены соответственно с одноименными входами первого и второго регистров, входы синхронизации третьего и четвертого регистров соединены соответственно с первым и вторым входами признаков записи блока управления.1691847 Эббот Составитель Б. РЕзвТехред М,Моргентал едактор А,Огар кт Ончдко Заказ 3929 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при 113035, Москва, Ж, Раушская наб., 4/5 роизводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101