Вычислительное устройство

СОЮЗ СОВЕТСНИКСОЦИАЛ ИСТИЧЕСНРЕСПУБЛИН 9) (П(51)5 С 06 Р 7/52 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯН А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) В 1 ИИСЛИТЕЛЬНОЕ УСТРОЙСТВО 1Изобретение относится к вычислительной технике и может найти применение в электронных вычислительныхмашинах и быстродействующих процессорах обработки потоков дискретной инФормации,Цель изобретения - расширение Функциональных возможностей за счет выполнения операции параллельного суммирования (2 -1)-х И-разрядных чисел.На Аиг. 1 представлена функциональная схема четырехразрядного вычислительного устройства; на Фиг. 2 - Функциональная схема сумматоров; наФиг. 3 " Функциональная схема блокаФормирования. разрядных слагаемых; наФиг. 4 - структурная схема, иллюстрирующая работу устройства,Вычислительное устройство содержит(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высокопроизводительных устройств обработки потоков дискретной инФормации. Цель изобретения - расширение Функциональных возможностей за счет выпол-,нения операции параллельного суммирования (2 -1)-х М-разрядных чисел . НоЙвым в устройстве, содержащем матрицу М х (И)полных одноразрядных сумматоров, 2 М-разрядньгй сумматор, 2 И элементов памяти, является введение матрицы ИхИ блоков Формирования разрядных слагаемых. 4 ил,дный сумматор 3, 2 И элементов 4 пати, входы множимого 5 и множителя 6 Б устройства, вход 7 записи устройства, вход 8 суммирования устройства, вход 9 округления устройства, выходы 10 результата устройства, матрицу 11 ИхМ блоков Формирования разрядных слагаемых, входы 12 Оразрядного среза слагаемый устройства, вход 13 выбора режима работы устройства.Каждый блок 1 1 Формирования разрядных слагаемых (Фиг. 3) содержит элемент ИЛИ 14, счетный триггер 15, элемент НЕ 16, элементы И 17 и 18, входы 19 - 22 блока, выходы 23 и 24 блока.Вычислительное устройство, выполненное в виде модулей (Фиг. 4), состоит из модулей 25 - 28 и регистра 2Реализация устройства может бытьвыполнена в виде модуля. В матрицеблоков 11 Формируются разряди частицных произведений или двоичных кодов содержимого разрядных срезов, а в матрице 1 сумматоров 2 непосредственно вычисляется результат. 2 И"разрядный сумматор 3 может быть либо включен в состав вычислительного устройства при его реализации в виде БИС с целью исключения дополнительного оборудова-. ния при объединении модулей, либо вы делен из БИС с целью экономии выводов. Введение элементов 4 памяти в сочета" нии с размещением дополнительных входов по краям матрицы 1 позволяет легко осуществить конвейерный режим вы" 15 числения при объединении модулей с целью расширения разрядной сетки операндов и количества слагаемых.Вычислительное устройство может работать в двух режимах 1 а) режим ум ножения двух И-разрядных сомножителей; б) режим сложения Б-разрядных слагае" мых причем их количества может дости" гать 2 -1.Задание режима работы вычислитель-. 25 ного устройства осуществляется по вхо" ду 13, при этом логическая "1" на данном входе определяет режим сложения, а "О" - умножение двух сомножителей.30Рассмотрим работу вычислительного устройства при умножении двух четырех- разрядных сомножителей (Лиг. 1). Свхбдов 5 и 6 мнажимого и множителя на входы 19 и 20 блоков 11 поступают соответствующие разряды множимого и мно" жителя. Логический "О" на входе 21 блока 11, являющийся сигналом выбора режима работы устройства, после инвертирования на элементе НЕ 16 разрешает 40 получение на выходе первого элемента И 17 коньюнкции разрядов множимого и множителя, запрещая выдачу информации с выхода счетного триггера 15. После этого в матрице 1 сумматоров 2 выпал няется поразрядное сложение разрядов частичных произведений, поступающих с выходов 24 блоков 11, и распространение сигнала переноса вдоль матрицы 1 за время, равное 2(М)Ф где 2 - время распространения сигнала в сумматоре 2. Для случая И=4 это составит 6 Г.По сигна."у, поступающему на вход 7 полученное произведение запомнится в элементах 4 памяти. С выходов элементов 4 памяти произведение поступа ет на 2 И-разрядный сумматор 3, на выл. ходах 10 которого формируется резуль-.тат умножения. Сигнал переноса в старшем разряде сумматора 3 в данном случае отсутствуетПри расширении разрядной сетки выполняется объединение вычислительных модулей (Лиг. 4), которое позволяет осуществлять конвейерный режим вычислений. Объединение модулей осуществляется подключением выходов 10 старцсх разрядов результата модуля 25 к входам 8 2 И-разрядного сумматора 3 модуля 28. Выходы 10 модуля 26 подсоединены к входам 8 модуля 27 и аналогично для следующих модулей.Работа вычислительного устройства в конвейерном режиме осуществляется следующим образом. На входы сомножителей модуля 25 поступают разряды Х множителя и разряды Уьо множимого, на входы сомножителей модуля 26 " Хи Уз о, на входы сомножителей модуля 27 - Х Зо и У1 на входы сомножителей модуля 28 - Х,1. и У.,. В каждой матрице модулей 25-28 выпал" няется перемножение поступивших четырехразрядных составляющих сомножителей. По первому такту, поступающему на входы 7, полученные произведе 2 б Яб 2 28 ння Р-о Рт-о Р-о Рт-о з"номи каются в элементах 4 памяти. С выходов элементов 4 памяти произведения поступают на соответствующие входы сумматора 3 со сдвигом влево частичных произведений, обусловленным алгоритмом умножения.В сумматоре 3 модуля 27 при сложении частичных произведений образуется сигнал переноса, который подается на вход 8 сумматора 3 модуля 28Сигнал переноса на выходе модуля 26 отсутствует, так как в нем производит" ся сложение старшей части произведения, сформированной модулем 25, и младшей части произведения, Аормируемой модулем 26.По второму такту результат вычисления в виде шестнадцатиразрядного произведения запоминается в регистре 29. При поступлении новых операндов с темпом, равным одному такту работы устройства, полный цикл вычисления повторяется. Рассмотрим работу вычислительного устройства в режиме параллельного.йсложения (2 -1)-х И-разрядных слагаемых (для случая И=4 число слагаемых может достигать 15), 64 7553Параллельное сложение М-разрядных1операндов выполняется в два этапа. Первый этап заключается в параллельном подсчете количества единиц в каждом разрядном срезе, К 1-му разрядно 5 му срезу относятся -е разряды всех операндов. Второй этап заключается в параллельном сложении полученных результатов в соответствии с их весами, учет которых выполняется сдвигом влево на один разряд разрядной сетки результата подсчета д-.го разрядного среза относительно разрядной сетки результата Ы)-го разрядного среза. 15С входов разрядных срезов 12, по-. ступают разрядные срезы слагаемых на соответствующие входы 22 первых бло-. ков 11 в каждой строке матрицы блоков 11, причем ь=О соответствует раз ц рядный срез млацших разрядов операндов.В каждой строке матрицы блоков 11 в счетных триггерах 15 блоков 11, образующих двоичный счетчик, выполняется подсчет количества единиц каядого разрядного среза, Сигнал логической1 на входах 1 3 определяет переход каждого блока 1 1 к выдаче содержимого счетного триггера 1 5 на выход 24 . За тем выполняется суммирование рез ультат ов подсчета количества единиц в каждом разрядном срезе в матрице 1, По такту , поступившему на вход 7, полученное значение суммы операндов Аякси руется на элементах 4 памяти а затемф через сумматор 3 подается на выход 10 результата устройства. Объединение модулей (Фиг, 4) позволяет увеличить разрядность и количество слагаемых (например, для случая М=8 количество слагаемых может достигать 255).На входы разрядных срезов 12 -12 45 модуля 25 поступают младшие четыре разрядных среза слагаемых, а на входы 12-12 у модуля 27 - старшие разряды. По первому такту, поступающему на вхогк гюды 7, полученные суммы Р 7 О Рт-Оу27 г 8р , р фиксируются в элементах 4памяти. С выходов элементов 4 памяти полученные результаты поступают на со55 ,ответствуюже входы сумматоров 3 со сдвигом влево частичных сумм, обусловленным алгоритмом сложения, По второму такту результат сложения в виде 16-разрядной суммь запоминается в ре"гистре 29.Формула изобретенияВычислительное устройство, содержащее матрицу М(М) полных одноразрядных сумматоров (где М - разрядность сомножителей), 2 М-разрядный сумматор и 2 М элементов памяти, причем выход переноса (х,)-го полного одноразрядного сумматора матрицы, где первая переменная обозначает номер строки а вторая переменная - номер строки + номер позиции сумматора в этой строке (где х=1М1=1, ,И, где М=2(М) соединен соответственно с входом переноса (х+1, 1+1)-го полного одноразрядного сумматора матрицы, выход суммы (а,Ь)-го полного одноразрядного сумматора матрицы (где а=1И, Ь=2М) соединен соответственно с входом первого слагаемого (а+1, Ъ)-го полного одноразрядного сумматора матрицы, выход переноса (М, с)-го полного одноразрядного сумматора матрицы соединен соответственно с входом второго слагаемого (М, с+1)-го полного одноразрядного сумматора матрицы (где с=М/2, ,М), выход переноса (М,)-го полного одноразрядного сумматора мат,- рицы соединен с входом переноса (М, +1) полного одноразрядного сумматора матрицы соответственно, выход сум" мы (М,Й)-го полного одноразрядного сумматора матрицы (0=1М) соеди". нен соответственно с информационным входом К-го элемента памяти (К=2 2 М-), выходы 2 М элементов памяти соединены соответственно с входами первого слагаемого 2 М-разрядного сумматора, входы второго слагаемого которого соединены с, входом суммирования устройства, а выходы - с выходами результата устройства, вход округления которого соединен с входом переноса (М, М/2+1)-го полного одноразрядного сумматора матрицы, выход перекоса (М, е)-го полного одноразрядного сумматора матрицы соединен соответственно с входом переноса (М, е+1)-го полного одноразрядного сумматора матрицы (е=И/2+ 1),И), выход переноса (М, М) -го полного одноразрядного сумматора матрицы соединен с информационным входом 2 М-го элемен та памяти, входы записи 2 М элементовпамяти соединены с входом записи уст-. ройства, выход переноса (И-З, Й)-го полного одноразрядного сумматораматрицы соединен с входом второго сла 5 гаемого (М, 1+1)-го полного одноразрядного сумматора матрицы (где Г= =М/2М-З),о т л и ч а ю щ е е -. с я тем, что, с целью расширения Функциональных воэможностей путем . выполнения операции параллельного суммирования (2 -1)-х И-разрядныхМчисел, в него введена матрица МхМ блоков Формирования разрядных слагаемых, причем первые входы блоков формирования разрядных слагаемых мат- рицы соединены с входами соответствующих разрядов множимого устройства, входы разрядов множителя которого соединены с вторыми входами соответствующих блоков формирования разрядных слагаемых матрицы, третий вход каждого блока формирования разрядных слагаемых матрицы соединен с входом выбора режима работы устройства, 25вход р-го разрядного среза слагаемых которого соединен с четвертыми входа-. ми (р, 1)-х блоков формирования разрядных слагаемых матрицы (где р=1 И), первый выход (р,а)-го блока Формирования разрядных слагаемых матрицы соединен с четвертым входом (р, а+1)- го блока формирования разрядных слагаемых матрицы, второй выход (р, 1)-го блока формирования разрядных слагаемых.матрицы соединен с информационным входом первого элемента памяти, вторые выходы всех блоков Аормирования разрядных слагаемых матрицы, кроме первого блока, соединены с входами первого и второго слагаемых соответствующих К первых полных одноразрядных сумматоров Н-го столбца матрицы, где 4=1,1.для и 1, М, К= п/21и/2 для и1, ближайшее целое, меньшее или равное и/2, и - вес разряда частичного произведения.