Тестер для контроля цифровых блоков

;таад;13 1 ЧИ.с, л. - 101 ЕГА автомати-:, и можетоля цифрение за счет вой блок ающих полальных ания вышину и,2 язеи, межи цифрофраклю трехб, щнйся на фиг.2 лючей,егистрормирон тестер ровневых содержит 3 шинных. ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО изОБРетениям и ОткРытиям ПРИ ГКНТ ССО ВТОРСКОММ СВИДЕ 1(54) ТЕСТЕР ДЛЯ КОНТРОЛЯ ЦИФРОВЫХБЛОКОВ(57) Изобретение относится к областиавтоматики и вычислительной техникии используется при контроле цифровых,и логических блоков, Цель изобретения - расширение Функциональных возИзобретение относится кке и вычислительной техникбыть использовано для контровых блоков,Цель изобретения - расшифункциональных возможностеконтроля встроенных в цифркак логических, так и обладнодоступной памятью интегрсхем, имеющих схемные замыкводов между собой, на общуюшину питания без разрываду интегральной схемой (Ивым блоком,На фиг.1 показаразряд блока трехуТестер (фиг,1)данных, блоки 2 и можностей эа счет контроля встроенных в цифровой блок как логических,так и обладающих полнодоступной памятью интегральных схем (ИС), имеющихсхемные замыкания выводов между собой, на общую шину и шину питания,без разрыва связей между ИС и цифровым блоком, Тестер для контроля цифровых блоков содержит регистр данныхи два блока потенциальной развязки,регистр команд, блок коммутации, блотрехуровневых ключей, дешифратор команд, блок сравнения, блок компараторов и эталонный блок, Контроль ИСвыполняется полным перебором потенциальными сигналами в коде Грея, который позволяет однозначно выходитьиз запрещенных комбинаций на входахИС при контроле ИС с памятью. 2 ил,вателей, регистр 4 коммутации, блок5 коммутации, блок б трехуровневыхключей, дешифратор 7 команд, блок 8сравнения, блок 9 компараторов, эталонную ИС 10, ИС 11 контролируемогоблока, Кроме того, на фиг,1 показаноустройство 12 формирования тестов иобработки реакций (УТР) и селектор13 адреса, вырабатывающий сигналысинхронизации. Устройство, показанное на ф содержит элемент И-НЕ 14 с отк коллектором (относящийся к деш тору 7 команд), резисторы 15-2 чи 23-25 (относящиеся к блоку уровневых ключей), транзистор спаренный компаратор 27 (относк блоку 9 компараторов) и элементы НЕ 28 и 29,Контроль ИС цифрового блока данным тестером возможен для ИС, имеющих и выводов, поэтому на соответствующих кабелях тестера, там,где это необходимо, проставлены количества линий кабеля и или 2 п.1 ОТестер для контроля цифровых блоков работает следующим образом,Разрядность шины данных (ШД) УТР,реализуемого на базе микропроцессорной системы, ограничена, поэтомуприем информации в регистры 1 и 4тестера и считывание реакций черезблоки 2 и 3 производятся порциями,Это обеспечивается последовательнойподачей одиночных сигналов нужнойгруппы Р 1, Р 2, РЗ или Р 4, которыевырабатываются селектором адреса всоответствии с состоянием шины адреса (ША), сопровождаемому синхросигналом СИ,25После подключения к тестеру с помощью тестового зажима контролируемой ИС 11 цифрового блока и эталонной ИС 1 О, вставляемой в специальный. адаптер, оператор указывает код типаконтролируемой ИС, По этому коду в30УТР происходит считывание из постоянного запоминающего устройства описания входов-выходов данного типа ИС.Описание входов-выходов представляет собой и-разрядное слово (16-разрядное при контроле ИС, имеющих 14или 16 выводов), каждый разряд которого может принимать одно из четырехзначений, описывающих род вывода ИС:А - вывод является входом; С в .вывод"счетный вход; В - вывод является одним из выходов; Х - на данный выводИС необходимо от блока 6 подавать вы"сокоимпедансное состояние,Сигнал, подаваемый на вход с кодом А, вызывает одиночный отклик налюбом выходе, и многократное изменение сигнала на этом входе с "О" на"1" вызывает однотипные реакции, даже если ИС включает в себя элементы;памяти,.Сигнал, подаваемый на вход скодом С, при многократном изменении, с "О" на "1" при определенных значениях входных сигналов на остальных входах переводит ИС с памятью55в другие состояния, Вывод с кодомВ служит для съема реакций по выходам на входные воздействия. Вывод с кодом Х не обрабатывается, Кодировка одного вывода выполняется при по"мощи двух двоичных разрядов.Если контролируются ИСимеющиемаксимальное количество выводов 6,то при контроле ИС с 14 выводамиоставшиеся "пустыми" восьмой и девятый выводы кодируются кодом Х, аномера выводов, больше седьмого, увеличиваются на два,Далее определяется включение ИС11 цифрового блока, т,е, определяются замыкания выводов на шину питанияи общую шину, а также замыкания между выводами, В регистр 4 коммутациисигналами Р 1 заносится информация,которая, поступая на блок 5 коммутации, изолирует эталонную ИС 10, размыкая все связи между ее выводами иконтролируемым блоком, Затем в регистр 1 данных по сигналам Р 2 заносится информация, которая, поступаячерез дешифратор 7 команд на входытрехуровневых ключей блока 6, вызывает на их выходах сигналы уровня"1", мощность, которых ограничена определенным током (в тестере 300 мА).Эти сигналы подаются от ключей блока б на все выводы ИС 11, Если накаком-либо выводе зарегистрировануровень "О", определяемый в блоке 9компараторов, т,е, на данном выводеуровень напряжения меньше 0,6 В примаксимальном токе трехуровневого ключа, то блок 9 компараторов на одномиз своих выходов выдает об этом сбобщение, поступающее на информационныевходы блока 3, а этот вывод ИС 11принимается замкнутым в цифровом блоке на общую шину, Аналогично определяются замыкания на шину питания,только с выходов блока 6 ключей подаются сигналы "0", Вывод, на котором зарегистрирована "1", считаетсязамкнутым на шину питания,Определение замыканий на общуюшину и шину питания, а в дальнейшемзамыканий между выводами выполняетсяпо уровню напряжения на выходах трехуровневых ключей, Решающим элементом является спаренный компаратор,управляемый от дешифратора 7 команд,Принципиальная схема одного из каналов блоков б, 7 и 9 приведена на фиг,2,Из схемы вйдно, что информация дляодного канала кодируется двумя информационными разрядами, поступающимиПри обнаружении любого замыканиямежду выводами контроль прерывается,на все вьводы подается сигнал высокоимпедансного состояния, а УТР инди цирует номера замкнутых выводов, Оператор по принципиальной электрическойсхеме блока, в который встроена контролируемая ИС, .определяет, имеет лиместо замыкание между этими выводами 5 О на самом деле. При необходимости замыкания оператор инициирует продолжение контроля, иначе ИС считается либонеисправной, либо неверно включенной,Информация о замыканиях используется следующим образом, Если средизамкнутых выводов нет ни одного выхода (код В), то на все замкнутые.вьводы, кроме одного, далее подается высокоимпедансное состояние, а тестирую 5 15557от регистра 1 на вход дешифратора 7(элементы 28, 29, 14), который управляет трехуровневым ключом (элементы15-25) и компаратором (элемент 26 и27). Причем, если на вход дешифрато 5ра 7 подается сигнал, вызывающий навыходе ключа уровень "1",то из парыкомпараторов подключается компаратор,определяющий наличие нуля, т.е, ниж- Оний иэ пары 27 (сравнение производится с опорным напряжением Е= 0,6 В). Если ключ выдает на выходеО, то подключается верхний компаратор пары 27 и сравнение производится с Е 1 = 1,8 В,Трехуровневый ключ предназначендля подачи на входы тестируемой ИС11 цифрового блока требуемого потенциального сигнала, Компаратор определяет уровень, получаемый на входе ИС, для сравнения его с подаваемым уровнем, так как ток блока 6 ограничен величиной ЗОО мА, Дешифратор7 команд предназначен для преобразования входных сигналов Х и Х 2 отрегистра 1 в сигналы управления трехуровневым . ключом и компаратором,Замена импульсных источников стимулирующих сигналов на потенциальные 30позволяет наряду с контролем блоков,содержащих только логические ИС,контролировать блоки, содержащие ИСс полнодоступной памятью (триггеры,регистры, счетчики), так как стимулирующие воздействия сохраняются имежду моментами съема информации, непозволяя тестируемой ИС переходить впроизвольные состояния, Потенциальные воздействия подаются в .течение 40всего цикла контроля от установкиконтролируемой и эталонной ИС в одинаковое состояние, затем в течениевсего времени подачи стимулирующихвоздействий в коде Грея (этот кодпозволяет избежать неоднозначностиреакций при снятии с входов ИС 1 О и11 запрещенных наборов) и до окончания контроля,Результаты этапа контроля, считываемые с выходов блока 9 черезблок 3 по сигналам Р 4, поступают вУТР и отображаются в нем для восприятия оператором, Оператор по принципиальной схеме блока, в которыйвстроена контролируемая ИС 11, определяет, имеет ли место замыкание этого вывода на соответствующую шину насамом делеПри необходимости замыкания оператор инициирует продолжение программы, а положение замкнутого вывода фиксируется,Обнаружение замыканий между вьводами контролируемой ИС производится для выводов, не замкнутых на общую шину и шину питания. Замыканиемежду выводами определяется по искажению уровня подаваемого сигнала придостижении током какого-либо ключаблока 6 максимального значения приподаче на два замкнутых вьвода нОп11иодновременно, так как в этомслучае дв а ключа блока 6 , выдающиепротивоположные значения , соединенывыходами и работают друг на друга ,Процедура обнаружения замыканийзаключается в следующем , Н а первыйн е замкнутый на питание и общую шинувывод подается о т блока 6 сигналуровня " 1 ", на следующий "О " , На вс еостальные выводы подается сигнал высо коимпедансно г о состояния , Затем1 1О сдвигается на следующий вывод,а на вывод, на который подавался "О",подается высокоимпедансное состояниеи т.д, При каждом новом положении"О" на выводах ИС блоком 9 компараторов производится контроль искажения уровней подаваемых напряжений,Для этого информация с выходов блока9 через блок 3 по сигналам Р 4 считывается в УТР, При обнаружении замыканий номера выводов фиксируются, За 1 11тем 1 передвигается на следующийвывод и процесс повторяется до окончания контроля замыканий всех выводов.щая информация подается на один вход,Если среди замкнутых выводов есть выход, то высокоимпедансное состояниеподается на все выводы, а тестирующаяинформация на входы ИС поступает сзамкнутого с ними выхода,Далее производится коммутация выводов ИС 11, встроенной в цифровойблок, с выводами эталонной ИС 10.Коммутируются выводы, имеющие в исходной кодировке для данного типа ИСкоды А и С. Не коммутируются выводы,имеющие код В, т.е. выходы, а такжеВыводы с кодом Хе Коммутация произ 15водится с помощью блока 5 коммутации, управляемогЬ от регистра 4 коммутации,Если от регистра 4 в соответствующем канале на вход блока 5 поступаетсигнал "1", то на входы эталоннойИС 10 поступают сигналы, снимаемые свходов контролируемой ИС 11, а сигнал данного канала на выходе блока 258 сравнения равен нулю в течение всего дальнейшего времени контроля, Вэтом режиме эталонная ИС получаетсигналы и питание от контролируемогоблока, При поступлении в каком-либо 30канале от регистра 4 "0" на соответствующие входы блока 8 сравненияпоступают сигналы с выходов контролируемой и эталонной ИС, На выходеданного канала блока 8 сравнения вырабатывается сигнал сравнения реакций обеих ИС на одинаковое воздействие по входам, При различии реакций на соответствующем выходе блока8 появляется сигнал, равный 1 , 40что свидетельствует о неисправностиИС, встроенной в контролируемыйблок,После замыкания выводов ИС дадьнейшая работа по контролированию рабо тоспособности ИС 11 производится составшимися входами, Под оставшимисявходами понимают выводы обеих ИС,имеющие в начальной кодировке кодыА н С и не замкнутые на общую шину 50и шину питания, и, кроме того, не получившие код Х в связи с замыканиямис другими выводами,Для любого типа ИС - логических55 или с памятью - производится установка исходного состояния, так как и логические ИС могут быть включены как элементы памяти. Установка в одинаковое состояние производится подачей на все -.ставшиеся входы уровней "1", а э .тем последовательной сменой состоя.-:ня :"аждого из оставшихся входов на "0В результате на всех оставшихся ,дах обеих ИС устанавливается уровень "0,При установке одинаковьх состояний и далее при тестировании потенциальными сигналами в коде Грея используется свойство ИС давать одинаковый отклик на одно и то же входное воздействие, даже если это воздействие является запрещенным набором по установочным входам (сказанное не относится к счетным входам, так как ИС с памятью, находящиеся в различных состояниях, могут давать различные отклики на одни и те же входные сигналы). Снятие запрещенного набора с двух и более установочных входов одновременным инвертированием их состояний приводит к неопределенности состояний элементов памяти, Если снимать запрещенный набор, поочередно инвертируя состояния установочных входов, то конечное состояние элементов памяти ИС будет строго определено. После окончания установки на входах ИС,могут присутствовать запрещенные наборы, что не отразится на дальнейшем проведении контроля, так кактестовая информация подается на входыИС в коде Грея т.е, в каждом тактеконтроля инвертируется состояние Фолько одного из оставшихся входов,После выполнения процесса установки обеих ИС необходимо проконтролировать, установились ли они в односостояниеДля этого результат сравнения состояний всех выводов обеихИС с выходов блока 8 сравнения черезблок 2 формирователей по сигналам РЗсчитывается в УТР, Если на выходахблока 8 хотя бы в одном разряде зафиксирована , то значит установкупроизвести не удалось либо по причине неисправности ИС 11, либо из-за,ее специфического включения,не позволяющего произвести установку, Вобоих случаях сообщение о невозможности установки обеих ИС,в одинаковоеисходное состояние выдается на индикацию. Контроль прекращается,При наличии установки в одинаковоеисходное состояние обеих ИС 10 и 11101 04 5 9 15557производится переход к контролю непосредственно логических функций конт.ролируемой ИС 11,Контроль логических функций ИС 11производится подачей полного перебо 5ра двоичных комбинаций в коде Греяна все оставшиеся входы ИС и сравнением (при каждой подаче нового кода)реакций ИС 10 и 11 на одинаковое1 Овходное воздействие. Полный переборограничивает область применения контроля подобного типа микросхемамималой .и средней интеграции, имеющихполнодоступную память,При контроле ИС с памятью каждаяподача нового кода на входы ИС сопровождается многократным инвертированием состояний одного из счетных входов (код С), затем другого и т,д. на 20всех счетных входах для того, чтобыИС с памятью прошла через все своивозможные состояния, Каждое инвертирование состояния любого счетноговхода также сопровождается съемом информации для сравнения реакций, Количество инверсий состояний счетныхвходов зависит от типа проверяемойИС и для счетчиков должно быть не менее их двойного максимального коэффициента пересчета, так как счетчикисрабатывают по одному фронту сигналана счетном входе (в тестере с учетомкоэффициентов пересчета 2, 4, 6, 8,10, 16 триггеров и счетчиков наиболее распространенных серий микросхемколичество инверсий взято 32).Съем информации о сравнении реакций производится с выходов блока 8сравнения через блок 2 шинных формирователей по сигналам РЗ. При любомнесовпадении реакций выдается сообщение о неисправности и процесс контроля прерывается, а УТР тестера переводится в режим ожидания ввода нового типа контролируемой ИС, Нри неисправности можно получить сообщение,на каком входном наборе реакции ИСразличны и на каком выходе полученыразличные реакции, Совпадение реакций обеих ИС во всех тактах контроляговорит о работоспособности контролируемой ИС 11Самодиагностика тестера выполняется проведением контроля известного типа ИС с заранее определенным включением и известной внесенной неисправностью, Правильное обнаружение неисправности гарантирует почти стопроцентную работоспособность тестера,Таким образом, тестер для контроля цифровых блоков, контролирующийблоки посредством контроля интегральных схем, встроенных в данный блок,выполняет статический контроль ИСбез разрыва связей с блоком и подключаемых к тестеру с помощью тестовых зажимов на концах удлинительныхкабелей, Контроль производится потенциальными сигналами в коде Греяс подачей серий импульсов на счетныевходы ИС, что позволяет контролировать не только логические ИС, но иИС средней интеграции с полнодоступной памятью, При контроле учитываетсясхемное включение ИС, т,е. замыканиявыводов между собой, на общую шинуи шину питания, поэтому источникипотенциального стимулирующего воздействия (трехуровневые ключи) имеютзащиту от замыканий на общую шину,шину питания и от замыканий междусвоими выходами, Контроль выполняется сравнением реакций. на выходахэталонной и контролируемой ИС приодинаковых входных воздействиях,чтопозволяет отказаться от хранения вспециальных ПЗУ таблиц истинностии таблиц переходов для всех типовконтролируемых ИС,Тестер позволяет выполнять контроль большинства ИС распространенных серий (в данной разработке имеющих до 16 выводов) - ТТЛ - схемы, Шоттки/ТТЛ ИС, МОП ИС, К/МОП ИС и других ИС,.имеющих уровни "0" и 1" и питание, аналогичные ТТЛ ИС, включающих в себя полнодоступные элементы памяти (регистры, счетчики, триггеры)Формула изобретения Тестер для контроля цифровых блоков, содержащий регистр данных и два блока потенциальной развязки, причем информационные входы регистра данных являются информационными входами тестера, выходы первого и второго блоков потенциальной развязки соединены с выходами тестера, управляющие входы регистра данных, перво" го и второго блоков потенциальной развязки соединены с первым, вторым и третьим входами синхронизации тес-.11 15557 тера соответственно, о т л и ч а ющ и й с я тем, что, с целью расширения функциональных возможностей за счет контроля встроенных в цифровой блок как логических, так и обладаю 5 щих полнодоступной памятью интеграль" ных схем, имеющих схемные замыкания выводов между собой, на общую шину и шину питания, без разрыва связей между интегральной схемой и цифровым блоком, в него введены регистр команд, блок коммутации, блок трехуровневых ключей, дешифратор команд, блок сравнения, блок компараторов и эталонный блок, причем информационный вход регистра команд подключен к информационному входу тестера, управляющий вход регистра команд соединен с четвертым входом синхронизации тес тера, выход регистра команд соединен с информационным входом дешифратора команд, выход регистра данных соединен с управляющим входом блока коммутации, первая группа информацион ных входов-выходов которого соединена с группой входов-выходов эталонного 04 12блока н с первой группой входов блока сравнения, выходы которого соединены с информационными входами первого блока потенциальной развязки, группа выходов дешифратора команд соединена с группой управляющих входов блока трехуровневых ключей, информационные входы которого соединены с шинами логического нуля и единицы тестера, выход дешифратора команд соединен с входом разрешения блока компараторов, выходы которого соединены с информационными входами второго блока потенциальной развязки, первая группа информационных входов блока компараторов подключена к шине опорных напряжений тестера, вторая группа информационных входов блока компараторов соединена с группой выходов блока трехуровневых ключей, с второй группой входов блока сравнения, с группой информационных входов блока коммутации и является группой выходов тестера для подключения к группе входов-выходов контролируемого блока.1555704Составитель П,Уваров Редактор Н,Тупица Техред А.Кравчук Корректор И,Мусаказ 555 Тираж 5 Ь 4 Подписное НИИПИ Государственного комитета по изобретениям и открытиям при113035, Москва, Ж, Раушская наб., д. 4/5оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10