Вычислительное устройство

ГОСУДАРСТВЕННЬ 1 ИПО ИЭОБРЕТЕНИЯМПРИ ГКНТ СССР БРЕТЕН ПИСАНИ А ВТОРСКОМУ У ДЕТЕЛЬС(56) Авторское свидетельство СССР Ф 732863 кл. С 06 Г 7/552, 1980.Авторское свидетельство СССР В 773618, кл. С 06 Р 7/38, 1980.(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычисли 1тельной технике и мокет быть использовано в быстродействующих специализированных вычислителях, реализующих арифметические операции. Целью изобретения является расщирение класса реаае)аах задач эа счет возмохности выполнения операции деления и нормирования. Устройство содержит первыйрегистр 1, второй регистр 2, третийрегистр 3, первый сумматор 4, второйсумматор 5, первый мультиплексор 6,второй мультиплексор .7, первый блок 8сдвига, второй блок 9 сдвига, третийблок 10 сдвига, блок 11 управления,сумматор 12 по модулю два, вход 13знака первого аргумента, вход 14знака второго аргумента, вход 15 первого аргумента, вход 16 кода операции, вход 17 запуска, тактовый вход18, вход 19 второго аргумента, выход20 знака результата, выход 21 признака окончания вычислений, выход 22признака деления на нуль, выход 23признака переполнения, выход 24 результата. 5 ил.(3) 3Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях, реализующих5арифметические операции.Целью изобретения является расширение класса решаемых задач за счетвозможности выполнения операции деления и нормирования. 10На Фиг. 1 представлена Функциональная схема устройства; на фиг. 2функциональная схема блока управления; на фиг. 3 - схема шифраторасдвига; на фиг, 4 - схема узла формирования признаков; на Фиг5 - схемаузла Формирования сигналов занесения,Устройство содержит первый 1, второй 2 и третий 3 регистры, первый 4и второй 5 сумматоры, первый 6 и второй 7 мультиплексоры, первый 8, второй 9 и третий 10 блоки сдвига, блок11 управления, сумматор 12 по модулюдва, вход 13 знака первого аргумента,Ьход 14 знака второго аргумента, вход 2515 первого аргумента, вход 16 кодаоперации, вход 17 запуска, тактовыйвход 18, вход 19 второго аргумента,выход 20 знака результата, выход 21признака окончания вычислений, выход 3022 признака деления на нуль, выход23 признака переполнения, выход 24 результата.Блок управления содержит дешифратор 25 нуля, шифратор 26 сдвига, узел27 формирования признаков, узел 28Формирования сигналов занесения.Шифратор сдвига содержит группуэлементов И 29, группу элементов 2 Ииги 30,40Узел формирования признаков содержит первый 31, второй 32, третий 33,четвертый 34 и пятый 35 элементы иэлемент ИГИ Зб,Узел формирования сигналов зане 45сения содержит элемент И 37 и элементИЛИ 38,Устройство работает следующим образом.Операция деления, реализующая вычисление по формуле Е=Х/у, выполняется с использованием итерационных формул 4Бе 1,2,1 - количество итераций, необходимыхдля обеспечения заданной точности вычислений.Начальные значения Е и У, определяются соотношениямио (4)Е, =Х. (5)Очередное значение величинывы числяется по формуле.1 11(У-) ф (6) где Н(У ) - номер старшего нулевого разряда в двоичномпредставлении числаУ;Операция извлечения квадратного корня, реализующая вычисления по формуле 2= ГХ, выполняется с использованием итерационных формул-(1+ т)У;=У;, +У,., 2 +У; 2 91 Е 11,2 Б ), (7)Начальные значения Х, и Уо определяются выражением (4) и соотношениемУ =Х, (9)Если при выполнении операции извлечения квадратного корня начальное значение величины у, определить выражением (4), то производится вычисление функции Е=.Х/И.На входы знаков первого 13 и второго 14 аргументов устройства подаются значения знаков величин Х и У ири выполнении операции деления и вычиспения Фучкции Е=Х/Я и нули при выполнении операции извлечения квадратного корня. На вход 19 второго аргумента устройства поступает (в+1) -разрядный двоичный код, старшие в разрядов которого содержат числовые разряды Х, а 1 младших разрядов равны нулю, На вход 15 первого аргумента устройства поступает (в+1) -разрядный двоичный код, старше в разрядов которого содержат числовые разряды У при выполнении операции деления и числовые разряды Х при выполнении операции извлечения квадратного корня, а 1 младших разрядов равны нулю (1 количество дополнительных разрядов, необходимых для исключения погрешности усечения чисел при их сдвиге за пределы разрядной сетки) . На тактовый вход 18 устройства непрерывно поступают тактовые импульсы,1506442 синхронизирующие работу устр 1 йства. Код выполняемой операции определяется значением сигнала на входе 16 кода операции устройства. При единичном значении сигнала устройство реализует операцию деления, при нулевом - операцию извлечения квадра. ыо корня.Перед началом выполнения очередной операции осуществляется занесение 10 операндов на регистры устройства, В исходном состоянии на управляющие входы мультип ексоров 6 и 7 с пятого выхода блок 11 управления гоступает единичный си нал, обеспечивающий про хождение на выход мультиплексоров информации, поступизший на их втс 1 рые информационные входы. Вследствие это-. го значения операндов, поступающие навходы первого 15 и второго 19 аргу- щментов устройства, передаются на входы муль гиплексоров 6 и 7 и лалее на(ш+1) -разрядные инфсрмациовные входыпервого 1 и второго 2 регистров соответственно. На одноразрядный информационный вход третьего регистра 3 в исходном состоянии поступает сформированное сумматором 2 по модулю двазначение знака результата выполняемой с 1 перации11 о сигналу Пуск , посэлающему а вход 17 запуска устройс:тва синхрон но с одним из тактовых импульсов, про исходит занесение знака реэу:ьата в третий регистр 3 устройства, Одновре - менно на четвертом выходе блока 1 уп- равления формируется сигнал занесения, поступающий на синхрониэирующие входы регистров 1 и 2, который производит запись в регистры 1 и 2 значений У и Е соответственно, Если значение Е, равно нулю, на пятом выходе блока 11 управления остается единичное значение сигнала, которое поступает на выход 2 1 устройства в качестве признака окончания вычислений, Одновременно нулевой код, занесенный во второй регистр 2 устройства, поступает на выход 24 устройства в качестве результата, а код, занесенныйгав) в третий регистр 3, поступает на вы-. ход 20 устройства в качестве знака результата. Если равно нулю значение г, и на выходе 21 усгройстна формируется единичный код признака окончания вычис - лений, одновременно на выходе 22 уст . ройства при выполнении операции целеОния формируется единичный код признака де.пения на нуль.О ередина итерация реалиэ етсв устройстве следующим образом,Значение ш+1 старших разрядов У;., поступает с первого регистра 1 в блок 1 управления, который формирует при выполнении операции деления на первом и третьем выходах (ш+р)-разрядные коды, содержащие единицу в 31-м разряде и нули в остальных разрядах, На втором выходе блока 11 управления при выполнении операции деления формируется (гп+р) -разрядный код, содержащий нули во всех разрядах. При выполнении операции извлечения квадратного корня на первом, втором и третьем выходах блока 11 управления формируются коды, содержащие единицу в 1, (2 юг+2) и (31+1)-м разрядах соответственно и нули в остальных разрядах.Сформированные на первом, втором и третьем выходах блока 11 управления коды поступают на входы величины сдвига блоков 8-10 сдвига. На входы операндов первого 8 и третьего 1 О блоков сдвига с выхода первого регистра 1 поступает (щ+1) -разрядный кодна вход операнда второго блока 9 сдвига поступает с выхода второго регистра 2 (пн 1) -разрядный код 2,. Каждый иэ блоков 8-10 сдвига осуществляет сдвиг кода, поступившего на его первый вход, в сторону младших разрядов на количество разрядов, определяемое номером разряда кода, поступившего на второй вход блока сдвига, значение которого равно единице, Освобождающиеся при сдвиге разряды принимают нулевое значение. Если все разряды кода, поступившего на второй вход блока сдвига, равны нулю, то на выходе этого блока сдвига формируется код, все разряды которого имеют нулевое значение.Таким образом, на выходах блоков 8,10 и 9 сдвига при выполнении операции деления формируются значения г;2 , 0 и Х 2 " соответственно, при выполнении операции извлечения квадратного корня У;., 2 г;, 2 ( и Х, .2 1- соответственно.Коды, сформированные на выходах блоков 8,10 и 9 сдвига, и коды с выходов первого 1 и второго 2 регист 1506442ров поступают на соответствующие входы первого 4 и второго 5 сумматоров,на выходах которых формируются (ш+1)разрядные значения У. и 2 1 соответственно.Сформированные значения У; и 2;поступают на первые информационныевходы мультиплексоров 6 и 7 и вследствие нулевого значения сигнала науправляющем входе мультиплексора свыхода мультиплексоров поступают наинформационные входы соответств.юцегорегистров.С приходом на тактовый вход 18устройства очередного тактового импульса блок 11 управления формируетна четвертом выходе сигнал занесения,по которому значения У; и 2; заносятся в первый 1 и второй 2 регистры соответственно. На этом выполнение очередной итерации заканчивается,По окончании очередной итерациив блоке 11 управления производитсяанализ ш+р старших разрядов кода Ч . 25Если хотя бы один разряд анализируемого кода равен нулю, устройство реализует очередную итерацию. Если всеразряды анализируемого кода равныединице, блок 11 управления вырабатывает на пятом выходе единичный кодпризнака окончания вычислений, одно"временно блокируя прохождение тактовых импульсов на синхрониэирующиевходы регистров 1 и 2 в качестве сигналов занесения, и выполнение операции заканчивается. Значение кода,сформированного к моменту окончанияоперациИ во втором регистре 2, которое выдается на выход 24 результатаустройства, используется в качествечисловых разрядов результата операции.В процессе выполнения деления ивычисления функции 2=Х(П в случае,если исходное значение делимого помодулю больше исходного значения делителя, при реализации одной из итераций на втором выходе второго сумматора 5 формируется единичный сигнал переноса иэ старшего разряда,который поступает на выход 23 устройства в качестве признака переполнения, а также в блок 11 управления,Блок 11 управления вырабатывает напятом выходе единичный код признакаокончания вычи лений, одновременноблокируя формирование сигнала занесения в первый 1 и второй 2 регистры,и выполнение операции деления заканчивается.Блок 11 управления работает следующим образом,На первый вход блока, поступает (ш+р) -разрядный код, содержащий старшие разряды величины У; дешифратор 25 нуля формирует на выходе (ш+р) - разрядный код, содержащий единицу в разряде 3 г, соответствующем старшему нулевому разряду входного кода, и нули в остальных разрядах.С выхода дешифратора 25 нуля сФормированный код поступает на первый выход блока, а также на первый вход шифратора 26 сдвига, на второй вход которого поступает код выполняемой операции.Логические функции, которые реализует шифратор 26 сдвига для ;-го разряда выходного кода, имеют вид:Е, =Р,Л Р, (;/2-1) ;64,6,8,), Р 4) =Оы1, 2, 3,5 2 К. (10) для первого выхода шифратора 26 сдвига и1 =Р ЛР(1 )ЧР ЛР, (-1)Ъ Е 2,3 ш+ р,(1)=Р Р, (1)для второго выхода нифратсра 26сдвига,На первый, второй и третий входыузла 27 Формирования признаков поступают соответственно (ш+р)-разрядныйкод старших разрядов величины У;разрядный код старших разрядов величины Ч и код приэнака переполнения. При равенстве нулю всех разрядов кода поступившего на первый входузла 27 формирования признаков, равенстве единице всех разрядов кода,поступившего на первый вход, равенстве нулю всех разрядов кода, поступившего на второй вход узла 27 формирования признаков, а также единичномзначении кода признака переполнения,на первом выходе узла Формируетсяединичный код приэнака "Конец операнда". Единичный код признака деленияна нуль формируется на втором выходеузла 27 формирования признаков прнравенстве нулю всех разрядов кодапоступающего на первый вход этогоузла.На первый, второй и третий входы узла 28 формирования сигналов занесения поступают сигнал запуска, тактовые импульсы и признак окончания вычислений соответственно,Предлагаемое устройство, наряду с выполнением операций деления и извлечения квадратного корня, может выполнять вычисления по формуле 2= =Х/У, Для этого достаточно при выполнении операций извлечения квадратного корня подать на вход 15 первого аргу мента устройства вместо кода Х код У.Формула изобретенияВычислительное устройство, содержащее три регистра, два сумматора, три блока сдвига и блок управления, причем выходы первого и второго регистров соединены с входами первых слагаемых первого и второго сумматоров 20 соответственно, входы вторых слагаемых первого и второго сумматоров соединены с выходами первого и второго блоков сдвига соответственно, выход третьего блока сдвига соединен с вхо дом третьего слагаемого первого сумматора, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач эа счет возможности выполнения операции деления и нормирования, в устройство введены два мультиплексора и сумматор по модулю два, причем первый и второй входы сумматора по модулю два соединены с входами знака соответственно первого и второго аргументов устройства, выход сумматора по модулю два соединен с информационным входом третьего регистра, выход которого соединен с выходом знака результата устройства, первые40 информационные входы первого и второго мультиплексоров соединены с выходами соответственно первого и второго сумматоров, вторые информационные входы первого и второго мультиплексоров соединены с входами соответственно первого и второго аргументов устройства, выходы первого и второго мультиплексоров соединены с информационными входами соответственно пер 50 вого и второго регистров, выход первого регистра соединен с входами операнда первого и третьего блоков сдвига, выход второго регистра соединен с входом операнда второго блока сдвига, входы величины сдвига первого, третьего и второго блоков сдвига соединены соответственно с первым, вторым и третьим выходами блока управле 1 Ония, четвертый выход блока управления соединен с синхронизирующими входами первого и второго регистров пятый выход блока управления соединен с управляющими входами первого и второго мультиплексоров и выходом признака окончания вычисления устройства, шестой выход блока управления соединен с выходом признака деления на нуль устройства, вход анализа первого аргумента блока управления соединен с выходом первого регистра, вход кода операции блока управления соединен с одноименным входом устройства, вход запуска устройства соединен с синхронизирующим входом третьего регистра и входом запуска блока управления, тактовый вход устройства соединен с одноименным входом блока управления, вход анализа второго аргумента блока управления соединен с выходом второго регистра и выходом результата устройства, вход анализа переполнения блока управления соединен с выходом переноса второго сумматора и выходом признака переполнения устройства, причем блок управления содержит деыифратор нуля, шифратор сдвига, узел форьиоования признаков, содержащий четыре элемента И и элемент ИЛИ и узел формирования сигналов занесения, содержащий элемент И и элемент ИЛИ, причем вход анализа первого аргумента блока управления соединен с входом дешифратора нуля с соответствующими прямыми входами первого элемента И и инверсными входами второго элемента И узла формирования признаков, выход дешифратора нуля соединен спервым выходом блока управления и с первым входом шифратора сдвига, второй вход которого соединен с входом кода операции блока управления, вход запуска и тактовый вход блока управления соединены соответственно с первым н вторым входами элемента И узла формирования сигналов занесения, выход элемента И которого соединен с первым входом элемента ИЛИ этого узла, второй вход элемента ИЛИ которого соединен с первым выходом узла формирования признаков, выход узла формирования сигналов занесения соединен с четвертым выходом блока управления, пятый и шестой выходы которого соединены с выходами элемента ИЛИ и третьего элемента И соответственно узла формирования признаков, соответствую 15064421211щие инверсные входы третьего элемента И этого узла соединены с входоманализа первого аргумента блока управления, вход анализа второго аргумента блока управления соединен с соответствующими инверсными входамичетв ртого элемента И узла формирования признаков первый вход пятогоэлемента И этого узла соединен с входом анализа переполнения блока управления, выходы первого, второго, четвертого и пятого элементов И узлаформирования признаков соединены ссоответствующими входами элементаИЛИ этого узла.1506442 Составитель С.КуликТехред А,Кравчук Корректор М.Пожо Редактор В ж 6 дп при ГКНТ ССС роизводс-веонно-издательский комбинат "Патент", г. Ужгор агарина 10139/50Государ тве ного комитета 035, Москва,о35 обретени Раушская ное и открытия аб., д. 45