Программируемый цифровой фильтр

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН И 9) 01) А 1 4 С 06 Р 15/353,17 04 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ВСЕМНЦ ИСА ИЗОБРЕТЕНИ,13,БМИДЖ:,Н АВТОРСКО ту ктроннои Л.М.Жаасюконк 771 973 Цифровые устрои и схемах в техни 1979, с. 156,язи. М.:5 26 ри 54) ПРОГРАММИРУЕМЫЙ ЦИФРОВОЙ,ИЛЬТР 4 ь(57) Изобретение относится к вычислительной технике и может быть использовано в измерительных устройствахсистем автоматического управления исвязи, Цель изобретения - повышениебыстродействия. Поставленная цельдостигается за счет того, что про.граммируемый цифровой фильтр содержирегистры 1, 2, сумматор 3, мультиплексор 4, сумматор 5, регистр 6,мультиплексоры 7, 8, 9, сумматор 10,триггер 11, регистр 12, дешифратор13, регистр константы 14, сдвиговыерегистры 15, 16, регистры 17, 18,блоки умножения 19, 20, блоки элементов НЕ 21, 22, сумматор 23, блоксинхронизации 24, 4 ил.-1 при Г=11 35 Константа масштабирования также зависит от кода Р: Изобретение относится к вычислительной технике и может найти применение в измерительных устройСтвах систем автоматического управления и связи.5Цель изобретения - повьппение быстродействия.(х +2 х+х; ) 2+Ау (х; -2 х;, +х;) 2 + (х;+О. - х;) 2 +Ау где х у - текущие значения входфКОГО и ВЫХОДКОГО сиГ 15налов;х х, , - предшествующие значеу , уния переменных;.С - константа масштабирования.На фиг. 1 изображена функциональная схема программируемого цифрового фильтра; на фиг. 2 - функциональная схема блока умножения;.на фиг. 3 - 25 функциональная схема блока синхрони-зации, на фиг. 4 - временные диаграммы фильтра.Программируемый цифровой фильтр (фиг. 1) содержит регистры 1 и 2, 30 сумматор 3, мультиплексор 4, сумма тор 5, регистр 6, мультиплексоры 7-9, сумматор 10, Р-триггер 11, регистр 12, дешифратор 13, регистр 14 константы, сдвиговые регистры 15 и 16, регистры 17 и 18, блоки 19 и 20 умножения, блоки 21 и 22 инвертирования знака, сумматор 23, блок 24 синхронизации.Каждый из блоков 19 и 20 умноже ния (фиг. 2) содержит И-разрядные (комбинационный) сумматор 25, мультиплексор 26, регистр (аккумулятор) 27 и Р-триггер 28.Блок 24 синхронизации (фиг. 3) содержит 2-разрядный счетчик 29, 4-разрязный счетчик 30, триггеры 31 и 32, тактовый генератор 33 и дешифраторы .34 и 35.Программируемый цифровой фильтр работает следующим образом.Для настройки фильтра на выбранную передаточную функцию в регистр 14 (фиг. 1) импульсом "Начальная установка" вводится вектор состояния Ч (Р, А, В), где Р - 2-разрядньй код передаточной функции. Тем же импуль-, сом стирается содержимое регистров , 2, 6, 17, 18 и 12. Содержимое регистУстройство реализует разнсст.,1 е уравнения фильтров 2-го порядка, в том числе полосового (Пф), фильтра нижних частот (ФНЧ) и фильтра верхних частот (ФВЧ): АУ , + Ву; для ФВЧ,+ Ву;, для Пф,1ра 14 сохраняется на время работы с заданной передаточной функцией фильтра. Результатом начальной установки является выбор одного из трех уравнений (1), которые можно записать одной строкойУ; = (х;+Ых;, +рх,. ) 2 + где Ы,- переменные на выходе дешифратора 13, зависящие от кода Р, который принимает значение 01 для ФНЧ, 10 - для ФВЧ, 11 для ПФ.Дешифратор 13 обеспечивает формирование функций Ы(Р) и р(Р): 6 приР=01, С= 1 приР=10,3 при Р = 11.При настройке на фильтр нижних час тот между блоками устройства устанавливаются следующие связи. Мультиплексор 4 соединяет прямой выход регистра 2 с вторым входом сумматора З.Муль - типлексор 7 подключает прямой выход регистра. 6 к второму входу сумматора 5, На входы переноса сумматора 3 и 5 из дешифратора 13 подается потенциал "0". Коэффициент передачи мультиплексора 8 устанавливается равным 2 , а мультиплексора 9 - равным 1.При настройке на фильтр верхних частот мультиплексор 4 соединяет инверсный выход регистра 2 с входом сумматора 3, а мультиплексор 7 - прямой выход регистра 6 с входом сумматора 5. На вход первого разряда и вход переноса сумматора 3 из дешиф 3 13ратора 13 поступает потенциал "1",а на вход переноса сумматора 5 - потенциал "0". Коэффициенты передачимультиплексоров 8 и 9 устанавливаются единичными,При выборе полосового фильтрамультиплексор 4 запирается и выдаетнули по всем разрядам на вход сумматора 3. Мультиплексор 7 соединяетинверсный выход регистра 6 с входомсумматора 5. На вход переноса сумматора 3 из дешифратора 13 поступаетпотенциал 0, а на вход переносасумматора 5 - потенциал " 1". Коэффициент передачи мультиплексора 8 принимает значение 1, а мультиплексора 9 в . 0,25В любом из рассмотренных вариантов настройка цифрового фильтра завершается не более, чем через 0,10,15 мкс после записи вектора состояния в регистр 14.Текущее значение переменной у. на1выходе фильтра вычисляется циклически с частотой выборки входной переменной х,. Эта частота зависит от1быстродействия внешнего источника информации, Последний по мере готовности нового значения х, на входе реп 11гистра 1 посылает импульс "Пуск навход блока 24 синхронизации (фиг,4 а),и с этого момента начинается циклработы фильтра. В блоке 24 синхронизации (фиг, 1 и 3) триггер 31 переходит в состояние " 1" (фиг. 4 б) и остается в нем в течение двух тактовгенератора 33 (фиг, 4 в). ИмпульсПуск используется и как командапересылки числа из регистра 2 в регистр 6, а также из регистра 17 вэлемент 18 задержки. В результате врегистрах 6 и 18 записываются новыезначения х;и у . соответственно(фиг, 4 г). Дешифратор 35 по первомутактовому импульсу формирует импульспередачи содержимого регистров 1 и 12в регистры 2 и 17 (фиг. 4 д), благодаря чему запоминаются новые значениях, и у В первой половине второготакта дешифратор 35 формирует импульсзаписи очередного значения х. в ре 1гистр 1 (фиг, 4 е). Этим же импульсомпроизводится сброс регистров 27 вблоках 19 и 20 умножения, а такжезапись модулей весовых коэффициентов А и В в прямом коде в сдвиговыерегистры 15 и 16, Во втором тактедешифратор 35 переводит триггер 3274244 4 5 10 15 20 25 30 35 40 45 50 55 в состояние " 1" (фиг. 4 з), а триггер31 возвращается в нулевое состояниеимпульсов переполнения счетчика 29,Триггер 32 разрешает работу счетчика 30, с помощью которого формируется серия управляющих импульсов длясдвиговых регистров 15 и 16 и блоков19 и 20 умножения, Серия заканчивается в начале (И+2)-го такта работысчетчика 30, когда дешифратор 34фиксирует такт с указанным номероми возвращает триггер 32 в нулевоесостояние (фиг. 4 з, и), В рассматриваемом примере блок 24 синхронизации выполнен для 10-разряднйх коэффициентов А и В. Поэтому серия управляющих импульсов включает в себя9 импульсов сдвига для сдвиговыхрегистров 15 и 16 (фиг. 4 к), из которых модули коэффициентов А и В выхо дят младшими разрядами вперед (фиг. 4 л); 9 импульсов записи чисел из сумматоров 25 в регистры 27 (фиг. 4 м); 8 импульсов записи содержимого 1-го разряда регистра 27 в триггер 28 (фиг, 4 н); импульс округ. ления результата (фиг. 4 о) и записи результата в регистр 12.(фиг, 4 п). Последний импульс управления является сигналом окончания цикла работы фильтра, Так как сумматоры 3 и 5 комбинационного типа, то сразу после записи числа х . в регистр 1 на вы 1ходе сумматора 3 появляется число х, + 1 х; а на выходе сумматора 5 - число х, + сх;, + (3 х; В соответствии с выбранной передаточной функцией на выходе мультиплексора 9 появляется произведение (х. + ьх;, + рх,. ) 2 (с. Чле 1ны уравнения (2) Ау и Ву . вычисляются одновременно следующим образом, Двоичная цифра последовательного кода множителя А и В управляет состоянием соответствующего мультиплексора 26 в блоках 19 и 20 умножения, Если цифра множителя а = 0 (Ь = 0), где 3 = О, 1, 2,8, то на выходе мультиплексора 26 будет число "0", а если а = 1 (Ь 1 = 1), то число у;(в блоке 19) или у;, (в блоке 20). На выходе сумматора 25 в блоке 19 умножения в 3-м такте образуется суммаП = уа; + 0,5 Б;1,+ р где Б ., - число в регистре 27 кначалу 1-го такта;)-1к началу 3-го такта,В этом же такте на выходе сумматора 25 в блоке 20 умножения образу 5ется числоУ;+ 05 Ч ,1- + Ч 1- где Ч,; - число в регистре 27 кначалу 3-го такта;.Ч , - цифра в триггере 28, 10Умножение на коэффициент 0,5 вуказанных уравнениях обеспечиваетсяза счет косых связей между выходомрегистра,27 и вторым входом сумматора 25,т.е. за счет смещения содержимого регистра 27 на один разрядвправо, При таком сдвиге отбрасываемая цифра 1-го разряда запомина.ется в триггере 28 и учитывается вследующем такте как цифра переноса 20в сумматоре 25, В середине каждоготакта умножения число с выхода сумматора 25 записывается в регистр 27,К концу 9-го такта умножения в блоке 19 формируется числоА у; а 25в блоке 20 - число 1 ВУ; . Еслизнак весового коэффициента положительный, то произведение передаетсячерез соответствующий блок (21 или22) навход сумматора 23 без изменения. В противном случае произведениеинвертируется по всем разрядам, а ксодержимому младшего разряда добавляется 1, В результате число остается в дополнительном коде, но егознак изменяется на противоположный,Из условия устойчивости рекурсивногофильтра 2-го порядка модуль коэффициента А выбирается в пределах от 0до 2, а коэффициента В - от 0 до 1. 40Так как число А может быть больше 1,то оба множителя приходится уменьшатьвдвое, Кроме того, при передаче ре зультата из сумматора 10 в регистр12 число также уменьшается в 2 раза. 4Поэтому сумма произведений передается с выхода сумматора 23 на вход сумматора 10 со сдвигом на 2 разрядавлево, т,е, умножается на 4 и тем самым восстанавливаются заданные значения коэффициентов, Во второй половинепоследнего такта работы блока 24 синхронизации число на выходе сумматора10 округляется путем записи содержимого 1-го разряда этого сумматора втриггер 11 (фиг, 4 о) с последующимдобавлением этой цифры к содержимомумладшего разряда по входу переноса.После округления число с выходов 2,И+1 сумматора 10 записывае 1 я в И-разрядный регистр 12 последним управляющим импульсом (фиг. 4 п), который возвращает триггер 32 в нулевое состояние и тем самым переводит цифровой фильтр в ждущий режим, Число в регистре 12 хранится до следующего импульса "Пуск" и представляетсобой результат вычисления у, по формуле (2) в дополнительном коде. Цикл работы фильтра от момента прихода импульса "Пуск" до момента записи числа в регистр 12 согласно временной диаграмме (фиг, 4) включает в себя 1,5 такта формирования нерекурсивной части уравнения (2), М тактов умножения и 1, такт округления и регистрации результата.формула изобретенияПрограммируемый цифровой фильтр, содержащий четыре регистра, два блока умножения, блок синхронизации, первый сумматор, выход которого подключен к информационному входу первого регистра, выход которого является выходом фильтра и подключен к информационному входу второго регист ра, информационный вход третьего регистра подключен к выходу четвертого регистра, информационный вход которого является информационным входом фильтра, первый выход блока синхронизации подключен к тактовым входам с первого по четвертый регистров, о тл и ч а ю щ,и й с я тем, что, с целью повышения быстродействия, в него введены второй, третий и четвертый сумматоры, четыре мультиплексора, пятый и шестой регистры, два сдвиговых регистра, дешифратор, два блока инвентирования знака, регистр константы, триггер, причем выход четвертого регистра подключен к входу первого слагаемого второго сумматора, выход которого подключен к входу первого слагаемого третьего сумматора, выходы разрядов которого подключены к соответствующим информационным входам первого мультиплексора, выходы разрядов которого подключены к соответствующим информационным входам второго мультиплексора, выход которого подключен к входу первого слагаемого первого "умматора, вход второго слагаемого которого подключен к выходу четвертого сумматора, первый и второйвходы которого подключены к выходам соответственно первого и второго блоков инвентирования знака, информационные входы которых подключены к выходам соответственно первого и второ 5 го блоков умножения, входы множителя которых подключены к выходам соответственно первого и второго сдвиговых регистров, информационные входы кото О рых подключены соответственно к первому и второму выходам регистра константы, информационный вход которого является входом задания константы фильтра, входом запуска которого является вход запуска блока синхронизации, первый выход которого подключен к тактовым входам пятого, шестого регистров и триггера, выход которого подключен к входу переноса первого сумматора, выход первого разряда которого подключен к 0-входу триггера, инверсный выход третьего регистра подключен к первому информационному входу третьего мультиплексора, выход кото рого подключен к входу второго сумматора, выход третьего регистра подключен к второму информационному входу третьего мультиплексора и информационному входу пятого регистра, прямой и З 0 инверсный выходы которого подключены соответственно к первому и второму информационным входам четвертого мультиплексора, выход которого подключен к входу второго слагаемого третьего35 сумматора, выход второго регистраподключен к входу множнмого первого блока умножения и информационному входу шестого регистра, выход которого подключен к входу множимого второго бло О ка умножения и управляющий вход которого соединен с управляющим входом первого блока умножения и подключен к второму выходу блока синхронизации,третий выход которого подключен к тактовым входам первого и второго сдвиговых регистров, третий выход регистраконстанты подключен к входу дешифратора, первый, второй, третий, четвертый, пятый и шестой выходы которогоподключены соответственно к входу переноса второго сумматора, входу переноса третьего сумматора и управляющимвходам первого, второго, третьего ичетвертого мультиплексоров, установочный вход регистра константы соединенс установочными входами первого, второго, третьего, пятого, шестого регистров и является установочным входом фильтра, четвертый и пятый выходырегистра константы подключены к управляющим входам соответственно первогои второго блоков инвертирования знака, причем каждый из блоков умножениясодержит триггер, мультиплексор, сумматор и регистр, выход которого подключен к входу первого слагаемогосумматора, выход которого подключенк информационному входу регистра, выход первого разряда которого подключен к Р-входу триггера, выход которого подключен к входу переноса сумматора, вход второго слагаемого которого подключен к выходу мультиплексора,управляющий и первый информационныйвходы которого являются соответственно входом множителя и входом задания "0" блока умножения, управляющимвходом которого являются объединенныемежду собой тактовые входы триггераи регистра и вхад обнуления регистра, второй информационный вход мультиплексора является входом множимогоблока умножения, вход знакового разряда входа множимого которого объединен с выходом регистра, который является выходом блока умножения, 137424413742443 й Составитель А.БарановТекред Л.Сердюкова Редактор Е.Копча Корректор В,Гирняк Заказ 604/46 Тираж 704 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д. 4/5