Устройство для распределения заданий процессорам

(54) УС ЗАДАНИЙ (57) Из лительн пользов числите тения -РАСПРЕДЕЛЕНИЯ РОЙСТВО ДЛЯПРОЦЕССОРАМбретение относитсй технике и может вычть и ных вь о в многопроцес и за ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ИСАНИЕ ИЗОБРЕ(56) Авторское свидетельствУ 866560, кл. С 06 Р 9/46,Авторское свидетельствоР 1111165, кл. С 06 Р 9/46 ьных системах. Цел повышение надежнос ет обеспечения выполнения зада даже при отказе выполнявших их процессоров. Поставленная цель достигается тем, что в устройство дляраспределения заданий процессорамдополнительно введены блок регистров, коммутатор, элементы ИЛИ, И, ав каждый канал-регистр - элементыИЛИ, И, И-НЕ. В устройстве обеспечивается выполнение задач даже приотказе выполнявших их процессоров,что достигается путем введения техническнх средств для хранения кодовзадач до момента их завершения,а также перераспределения задачмежду процессорами в случае отказоводного или нескольких из них и присвоения отказным задачам максимальных приоритетов, 3 ил.Изобретение относится к вычисли.тельной технике и может быть исполь 10 30 зовано в многопроцессорных вычислительных системах для распределения6заданий между процессорами,Цель изобретения - повышение надежности за счет выполнения задачдаже при отказе выполнявших их процессоров,На фиг.1 и 2 представлены функциональные схемы устройства; нафиг.3 - функциональная схема блоковрегистров.Устройство для распределениязаданий процессорам (фиг.1 и 2) содержит каналы 1, каждый из которыхсодержит соответственно триггер 2,регистр 3, блоки элементов И 4, 5,элементы И 6-8, элемент ИНЕ 9, элементы ИЛИ 10-12, группы выходов 13и общие для всего устройства коммутатор 14, блоки элементов И 15-16,элементы ИЛИ 17-22, блоки 23 и 24 регистров, коммутатор 25, генератор 226 импульсов, элемент И 27, группуинформационных входов 28 блока 23,первый 29 и второй 30 синхронизирующие входы, управляющий вход 31,группу 32 выходов блока регистров23, группу 33 информационных входов,первый 34 и второй 35 синхронизирующие входы, управляющий вход 36,группу информационных выходов 37 блока 24, группы 38 и 39 сигнальных35входов.Блоки 23 и 24 регистров (фиг,З)по своей структуре и входам-выходамявляются идентичными, Поэтому в дальнейшем рассматривается нумерация входов и выходов блока 23 (в скобках .приведена нумерация входов в выходблока 24). Блоки 23 и 24 содержатрегистры 40,блоки элементов ИЛИ 41,элементы И 42, ИЛИ 43 и 44, триггер45 и элементы И 46 и 47,Устройство работает следующим образом.В исходном состоянии все триггеры 2 находятся в нулевом состоянии.Сигналы с нулевых выходов триггеров 2 поступают на входы элементаИЛИ 17, и с его выхода единичный сигнал поступает на инверсные входы эле 55ментов ИЛИ 19 и 20. На вторые входы этих элементов поступают нулевыесигналы с выходов элементов ИЛИ 18и 22 соответственно,Регистры 3 находятся в нулевом состоянии, поэтому на выходах элементов ИЛИ 12 присутствуют нулевые сигналы, а на выходах элементов И-НЕ 9 единичные, Элементы И 8 и коммутатор 25 тоже закрыты, Блоки 5 открыты, а элементы И 6 закрыты, так как триггеры 2 находятся в нулевом состоянииКоды задач, поступающие на вход 38 устройства, через коммутатор 14 поступают на входы блоков элементов И 5 и по синхросигналу с первого выхода генератора 26 на выходы 13, Одновременно код задачи с выходов блока элементов И 5 поступает на информационные входы первого регистра 3 и по заднему фронту того же синхросигнала записывается в этот регистр,Код задачи с выходов первого блока элементов И 5 поступает через элемент ИЛИ 10 своего канала на тактовый вход триггера 2 своего канала и устанавливает по заднему фронту этот триггер в единичное состояние. При этом открывается блок элементов И 4 и элемент И 6 первого канала, обеспечивая тем самым поступление очередного запроса на следующую группу выходов 13. Код второй задачи, поступаюшчй на вход устройства 38, пройдя коммутатор 14, блок элементов И 4 первого канала 1, поступает на входы блока элементов И 5 второго канала и по синхросигналу с выхода открытого элемента И 6 поступает на вторую группу выходов 13.Далее алгоритм работы устройства аналогичен описанному. Если по входу 38 поступает сигнал о том, что задача выполнена, то по синхросигналу с выхода генератора 26 сигнал окончания выполнения задачи проходит через элемент И 7 канала на вход сброса триггера 2 данного канала. Триггер 2 устанавливается в нулевое состояние, и соответствующий процессор снова готов к приему задачи,Если все процессоры заняты, то на выходе элемента ИЛИ 17 присутствует нулевой сигнал. При этом на выходе элемента ИЛИ 19 присутствует единичный сигнал, который открывает блок 15 элементов И и закрывает поступление информации с входов 38 через коммутатор 14. Поступающие очередные задачи через открытый блок1347081входу 30 (35), кроме того, устанавливает триггер 45 по своему заднему фронту в нулевое состояние,Как только освободится один изпроцессоров, о чем свидетельствуетпоявление единичного сигнала на выходе элемента ИЛИ 17, открываетсякоммутатор 14 для передачи информации с выхода блока 23 регистров. Информация с выходов блока 23 регистровпоступает в освободившийся канал.Далее устройство функционирует аналогично описанному.Рассмотрим работу устройства вслучае, когда во время обработки задачи процессор выдает сигнал о неисправности. Допустим, что в процессеобработки задачи какой-то процессорвыдает сигнал неисправности, который поступает на соответствующийвход 39. Это означает, что задачу,храняющуюся в регистре 3 данного канала, необходимо повторно передатьна входы устройства для выполненияее в другом исправном процессоре,При. появлении сигнала о неисправ ности процессора на входах соответствующего элемента И-НЕ 9 все сигналыоказываются единичными. Поэтому нулевой сигнал с его выхода, воздействуя на соответствующий инверсныйвход коммутатора 25, открывает егодля передачи информации с выходарегистра 3 через коммутатор 25.Далее по синхронизирующему сигналу с первого выхода генератора 26 кодзадачи, в зависимости от занятостипроцессоров, либо записывается в блок24 регистров, либо сразу поступаетв свободный процессор через коммутатор 14. Синхронизирующий сигнал свторого выхода генератора 26 черезэлемент И 8 поступает на вход элемента ИЛИ 11 и сбрасывает регистр 3.Таким образом, с выхода элементаИЛИ 12 снимается единичный сигнал.На выходе элемента И-НЕ 9 появляетсяединичный сигнал, который разрешает,другим каналам подключать выходысвоих регистров 3 к выходу.коммутатора 25. элементов И 15 принимаются в блок 23 регистров. Теперь на выходах блока регистров 23 не нулевой сигнал, поэтому на выходе элемента ИЛИ 18 появляется единичный сигнал, который поступает на вход элемента ИЛИ 19,Блок 23 (24) регистров работает следующим образом. В начальном состоянии все регистры установлены в нулевое состояние, триггер 45 - в 10 нулевое состояние, на синхровходы 29 и 30 поступают синхроимпульсы.Если на входе 28 (33) появляется код задачи, то он поступает через блоки элементов ИЛИ 41 на входы всех ре гистров 40. Запись кода происходит только в регистр 40,1, так как синхросигнал с входа 29 (34) поступает на тактовый вход только, этого регистра через открытый элемент И 42.1 20 и элемент ИЛИ 44,1. Все остальные элементы И 42 закрыты соответствую-.щими сигналами с элементов ИЛИ 43. После записи кода первой задачи в регистр 40. 1 появляется единичный сигнал на выходе элемента ИЛИ 43.1, который открывает элемент И 42,2 и закрывает элемент И 42.1. В связи с этим код следующей задачи записывается в регистр 40.2. Далее коды задач записываются в описанном порядке.Если на входе 31 (36) появляется единичный сигнал, свидетельствующий о том, что в устройстве есть свободные процессоры, то информация первого регистра 40.1 поступает в освобо-дившийся процессор.Далее необходимо информацию, со держащуюся в блоке 23 (24) регистров, сдвинуть. Происходит это следующим образом. Синхросигнал с входа 29 (34) через открытый элемент И,46 ус-, танавливает триггер 45 в единичное состояние, который открывает элемент И 47. При этом синхросигнал с входа 30 (35), который выдается с задержкойотносительно синхросигнала по входу 29 (34), поступает через открытый элемент И 47 и через элементы ИЛИ 44 на тактовые входы всех регистров 40. Так как каждый регистр связан с последующим через блок элементов ИЛИ 41, то в них записывается информация из следующего регистра, Таким образом, в первый записывается информация второго регистра, во второй - третьего и т.д, Синхросигнал по Если задача с выхода коммутатора 25 записывается в блок 24 регистров, то на выходе элемента ИЛИ 22 появляется единичный сигнал. Этот сигнал через элемент ИЛИ 20 запрещает по-. ступление информации с выхода. коммутатора 26 через коммутатор 14, а так 134708135 40 45 50 55 же через элементы ИЛИ 21, 18 и 19 навсе другие входы коммутатора 14. Сигнал с выхода элемента ИЛИ 21закрывает элемент И 27, после чего,даже если появится единичный сигнална выходе элемента ИЛИ 17, он непередается в блок 23 регистров дотех пор, пока не будут обслужены всезадачи из блока 24 регистров. Формула изобретения Устройство для распределения заданий процессорам, содержащее первый блок регистров, первый коммутатор, первый и второй блоки элементов И, первый, второй и третий элементы ИЛИ, генератор импульсов и каналы, каждый из которых содержит триггер, первый и второй блоки элементов И, первый элемент ИЛИ, причем группа выходов первого блока регистров соединена с первой группой информационных входов первого коммутатора и с входами первого элемента ИЛИ, выход которого подключен к прямому входу второго элемента ИЛИ,выход которого соединен с управляющим входом первого блока элементов И,выходы которого подключены к информационным входам первого блока регистров, выход третьего элемента ИЛИ подключен к инверсному входу второго элемента ИЛИ, выход которого подключен к первому управляющему входу первого коммутатора, группа выходов которого подключена к группам выходов первого и второго блоков элементов И первого канала, к первым управляющим входам первого и второго блоков элементов И каждого канала подключены соответственно прямой и инверсный выходы триггера данного канала, группа входов первого и второго блоков элементов И каждого канала, начиная с второго, соединена с группой выходов первого блока элементов И предыдущего канала, 1в каждом канале выходы второго блока элементов И являются соответствующей группой выходов устройства и соединены с входами первого элемента ИЛИ своего канала, выход которого подключен к тактовому входу триггера своего канала, инверсные выходы триггеров каждого канала подключены к входам третьего элемента ИЛИ за счет обеспечения выполнения задач, о тл и ч а ю щ е е с я тем, что, с 5 10 15 20 25 ЗО целью повышения надежности за счет выполнения задач даже при отказе выполнявших их процессоров, в него дополнительно введены второй блок регистра, четвертый пятый и шестой элементы ИЛИ, элемент И, второй коммутатор, а в каждый канал введены регистр, второй и третий элементы ИЛИ, первый, второй и третий элементы И, элемент И-НЕ, входы кодов задач устройства подключены к второй группе информационных входов первого коммутатора и к группе входов первого блока элементов И, группа выходов второго коммутатора подключена к входам четвертого элемента ИЛИ, к третьей группе информационных входов первого коммутатора и к группе входов второго блока элементов И, группа выходов которого подключена к группе информационных входов второго-. блока регистров, группа выходов которого соединена с четвертой группой информационных входов первого коммутатора и с входами пятого элемента ИЛИ, выход которого подключен к второму управляющему входу первого коммутатора, а также к соответствующему входу четвертого э.пемента ИЛИ, выход которого подключен к третьему управляющему входу первого коммутатора и к соответствующему входу первого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к инверсному входу элемента И, выход которого подключен к входу разрешения записи первого блока регистров, выход пятого эле-мента ИЛИ подключен к прямому входу шестого элемента ИЛИ, выход которого подключен к четвертому управляющему входу первого коммутатора и к управляющему входу второго блока элементов И, выход третьего элемента ИЛИ подключен к прямому входу элемента И, к инверсному входу шестого элемента ИЛИ и к входу разрешения записи второго блока регистров, первый выход генератора импульсов подключен к первым синхронизирующим входам блоков регистров, второй выход генератора импульсов подключен к вторым синхронизирующим входам бло=. ков регистров, в каждом канале груп-. па выходов второго блока элементов Иподключена к группе информационных входов регистра своего канала, выходы регистров подключены к соответствующим группам информационных входов второго коммутатора, первый выходгенератора импульсов подключен к первому входу первого элемента И первого канала, к синхровходу регистрапервого канала и ко второму управляющему входу второго блока элементовИ первого канала, выход первого элемента И каждого канала соединен свторым управляющим входом второгоблока элементов И, с синхровходомрегистра и с первым входом первогоэлемента И следующего канала, единичный выход триггера каждого канала соединен с вторым входом первого элемента И своего канала, инверсный выход триггера каждого канала подключен к входу разрешения записи регистра своего канала, каждый сигнальный вход первой группы сигнальных входов устройства соединен с первым входом второго элемента И своего канала, второй выход генератораимпульсов соединен с вторым входомвторого элемента И каждого канала,выход второго элемента И канала подключен к входу сброса триггера своего канала и к первому входу второго элемента ИЛИ своего канала, выходкоторого подключен к входу сбросарегистра своего канала, выходы регистра канала подключены к входамтретьего элемента ИЛИ своего канала,выход которого подключен к соответствующему входу элемента И-НЕ своегоканала, выход которого подключен к 10 соответствующим входам элементовИ-НЕ остальных каналов, выход элемента И-НЕ каждого канала соединен ссоответствующим управляющим входомгруппы управляющих входов второго 15 коммутатора и с инверсным входомвторого элемента И своего канала,каждый сигнальный вход второй группы сигнальных входов устройствасоединен с соответствующим входом 20 элемента И-НЕ одноименного канала ис единичным входом триггера своегоканала, второй выход генератора импульсов соединен с прямым входом второго элемента И и с вторым входом 25 второго элемента ИЛИ всех каналов.1347081 г Составитель М.КудряшТехред И,Попович Редактор О,Голова ректор Л.Пилипенко аказ 5119 Подписное ИИПИ 13035 Производственно-полиграФическое предприятие, г.ужгород, ул.Проектная,4 Тираж 67 сударствен ам изобрет сква, Жго комитета СССий и открытийРаушская наб.,