Декодирующее устройство

,1339894 3 М 5/14 ЧТ"Т 4 ф ПИСАНИЕ ИЗОБРЕТЕ 22, 1980 тво СССР /153, 19 тво СССР /00, 1981981, У слиЕго ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относится к вычтельной технике и технике связииспользование в цифровых систем редачи информации позволяет повысить быстродействие устройства. Декодирующее устройство содержит входной блок 1, делитель 5 частоты, регистры 3,4 сдвига, буферные регистры 7-9, блок 10 памяти, умножитель 11 частоты и анализатор 15 ошибок, Благодаря введению сумматора 2 по модулю два, делителя 6 частоты, блока 12 формирования сигналов управления, мультиплексора 13 и триггера 14 декодирование кода 5 В 6 В осуществляется с вдвое меньшей тактовой частотой, чем в известном устройстве за счет попеременного анализа укороченной и удлиненной мод входного кода. 2 з.п, ф-лы, 5 ил д 1 табл,ЮфИзобретение относится к вычислительной технике и технике связи и может быть использовано в цифровых системах передачи информации,Цель изобретения - повышение быстродействия устройства.На фиг,1 представлена блок-схемадекодирующего устройства; на фиг,2функциональная схема блока формирова,ния управляющих сигналов; на фиг.Зсхема алгоритма работы блока памятии образование модернизированного кода; на фиг,4 - временные диаграммыработы устройства; на фиг.5 - блоксхема алгоритма работы блока храненияпрограмм в анализаторе ошибок,Декодирующее устройство (фиг,1)содержит входной блок 1, сумматор 2по модулю два, первый и второй регистры 3 и 4 сдвига, первый и второйделители 5 и 6 частоты, первый, второй и третий буферные регистры 7-9,блок 10 памяти, умножитель 11 частоты, блок 12 формирования управляющихсигналов, мультиплексор 13, триггер14 и анализатор 15 ошибок, состоящийиз регистра 16, дешифратора 17, блока18 хранения программ, счетчика 19,блоков мультиплексирования 20 и выделения ошибок 21, вход 22 и выход 23устройства,Блок 12 формирования управляющихсигналов выполнен (фиг,2) на формирователе 24 короткого импульса, первом,втором и третьем триггерах 25-27 иэлементе ИЛИ-НЕ 28, На фиг,2,обозначены информационный и тактовый входы29 и 30, первые и второй выходы 31 и32 блока 12,Алгоритм образования кода 5 В 6 В,Обозначают моду исходной последовательности из 5 бит Б . Очевидно чтоиз 5 бит можно сформировать г=2 =32кодовые группы, Тогда входной алфавиткода задают входные моды Я 32, которым соответствуют выходные моды Я",1 с 1=Р Б,321, где Г - некоторое функциональное преобразование (алфавит преобразований)При декодировании входной алфавиткода задают моды Я , которым соответствует последовательность модЯ =Р Б, , где Г - функциональноепреобразование, обратное ГКаждый единичный или нулевой символ моды передается эа время, равное5/6 Р, где Г - значение тактовой частоты дискретизации моды Б, 32, В 10 15 20 25 30 35 0 45 50 55 соответствии с алгоритмом образованиякода длительность моды равна 5/Р,Для декодирования последовательностьзначений входного сигнала Я(Г) должна быть преобразована в последовательность мод Б" Для этого необходимо определить начальный символ модыБ. аПреобразование сигнала на частотеР/2, Для этого преобразуют входнойсигнал Я(г.)Б", (й)=Я(г.) с (г, +К 5/ЗР)=(а 2 К;Я (г.) =Я(г.) о"(Т,+К 5/ЗР+5/6 Г)= (1)"а 2 К+1,где К=0,1,2. М.Для определения начальной фазы моды Б; определяют ее начальный символ аЬ+61, где 1 - целая часть числа М/6; Ь - случайное число, равновероятно принимающее значения 0,1,2, 3, 4., 5,Так как последовательности 1 а 2 К 1и а 2 К+11 могут содержать толькосимволы с индексами Ь=0,2,4, или 1,3,5 и наоборот в зависимости от начальных условий, фаза моды можетбыть определена с вероятностью 1/2.Для того, чтобы устранить эту неоднозначность, подвергают входнойсигнал Я дополнительному преобразованиюБ =Я г Г +(к+1/2) 5/ЗР 1==а 2 К+1; (2)Бу, (г-)=Я(т) о(г +К 5/ЗР)= а 2 К 1.Это означает, что начальный символмоды Б", может быть определен при1=0,2,4,Формируют сигнал смены модП(г)=г(е,+61/Р+Ь/Р), (3)Ь" в данном случае равновероятно принимает значения О" при его помощи считают либо.ачения Я (С) и(Б", , либо :.чения Б:М) и Бф, .Очевидно, ч;о значение Ь- и необходимое преобразование сигнала Б определяются в том случае, когда числоошибок за промежуток времени Т1/Вминимально, При этом в случае анализаМ-последовательности возможен выборне всех значений выходного сигналав моде Б; 32, а только двух (2,4)или трех (1, 3, 5) в соответствии с.:рафом переходов (фиг,З), В этом случае алфавит преобразования кода модернизуется и входной алфавит дополняется так, чтобы обеспе шгь очередность следования мод .визированныхукороченной и удлине;.ой мод. Соот1339894 4вание второго делителя 6, который делит частоту входных импульсов на два.д Одновременно в соответствии с алр горитмом образования кода происходитперезапись информации о чередовании строк и столбцов с выходов блока 10 ом через регистр 8, Для формирования дополнительного сигнала Д (фиг,3) упра 10 вления служит. делитель 6, на выходекоторого формируется сигнал со скважо- ностью, равной двум, на тактовой частоте Р/10 (фиг4 ), который управляет е- блоком 10 и фазирует блок 12, Умножитель 11 частоты формирует из сигналов с тактовой частотой Р/10 с выхода делителя 6 тактовые сигналы с частотой Р/2В блоке 12 формирователь 24 корот 20 кого импульса предназначен для формир- рования импульса сброса блока 12.о- При подаче на тактовый вход блока 12импульсов с частотой Р на выходах 31 триггеров 26 и 27 присутствуют логические состояния в соответствии с , таблицей (фиг. 4 е, м, ) . Выходтриггера ветствующим образом в этом случаенеобходимо образовать считывание вьходной информации, Допустим, что врезультате анализа дефектности выхоной последовательности определен певый символ моды. Для перезаписи информации с выхода алфавитного дешифратора формируют синхронно с сигнал0(1) сигнал П(С), осуществляющийперезапись укороченной и удлиненноймод; Для этого необходимо сформировать сигналы, осуществляющие последвательно деление тактовых сигналовв 2 и 3 раза. По этим сигналам осущствляется перезапись информации Б;32 в третий буферный регистр,Декодирующее устройство работаетследующим образом,Информационные сигналы в коде5 В 6 В поступают с входа 22 навходной блок 1 (фиг,4 а), где они номализуются по амплитуде и форме. Крме того, на втором выходе входногоблока 1 формируется тактовый сигналс частотой 3/5 Р. При этом обеспечивается временная привязка тактовыхи информационных сигналов, Нормализованный по амплитуде и форме входнойсигнал поступает на входы трехразрядных последовательных регистров 3 и сдвига, где Формируются последовательности, определяемые выражениями(1) или (2) (фиг,46,в). Тактовый сигнал через сутматор 2 по модулю двапоступает на тактовые входы регистров 353 и 4 сдвига в противофазе. При подаче на второй вход сумматора 2 единичных и нулевых сигналов изменяется Фаза выходного тактового сигнала, чемдостигается выполнение (1) и (2).40Первый. делитель 5 осуществляет деление частоты тактового сигнала на три,На управляющий вход делителя 5 поступают сигналы сброса с выхода анализатора 15. Если они не коррелированы стактовыми сигналами, то можно считать, что при достаточно большом числе сигналов сброса, которые формируются в процессе поиска первого символа входной моды Б , фаза выходногосигнала принимает равновероятно триразличных значения относительно фазысигнала на входах регистров 3 и 4сдвига, что соответствует Ъ=0,2,4в выражении (3). Сигналом с выходаделителя 5 (фиг.4 ь) осуществляютсяперезапись мод Б в буферный регистр7 для управления блоком 10 и тактироНомер такта1 2 3 4 5 6 7 8 9 10 26 0 1 0 1 00 0 1 0 1 0 27 0 0 0 0 1 0 0 0 0 1 Каждые первые два такта формируют укороченную моду, а следующиетри - удлиненную, Этим обеспечиваетсявывод информации на выход мультиплексора 13 с временной дискретизацией2/Р, Перезапись информации в третийбуферный регистр 9 осуществляетсясигналом, формируемым на выходе 32элемента ИЛИ-НЕ 28 (фиг4 ), Есливходная мода не соответствует алфа- .виту кода, то на третьем выходе (выходе "Ошибка" ) блока 10 присутствуетуровень логического нуля. Этот сигналанализируется при помощи анализатора15Сигнал с выхода мультиплексора13 нормализуется по времени при помощи триггера 14, на выходе 23 которогоформируется декодированная последовательность (фиг,4 к),Поиск первого символа моды БьИосуществляет анализатор 15 ошибок,который производит анализ дефектности сигнала ошибки с третьего выхода5 13 блока 10 либо качество декодированной М-последовательности на выходе триггера 14, При анализе сигнала с выхода триггера 14 работа анализатора 15 ошибок полностью соответствует работе анализатора кодовых последовательностей импульсов в известном устройстве,Процесс синхронизации, происходящий при анализе дефектности с третье. го выхода блока 10. Допускают, что в случае приема ошибочной входной моды формируется сигнал уровня логического нуля на третьем выходе блока 10Этот сигнал выдает разрешение на прохождение тактового сигнала через блок 20 мультиплексирования на вход счетчика 19. Задаются условием: первый символ моды будет определен в том случае, когда из ста мод только одна ошибочна. Так как значение тактовой частоты Р в коде 5 В 6 В априори известно, то при помощи блока 18 хранения программ задают цикл анализа за время Т=500/Р, за которое определяют дефектность последовательности,(фиг,5), Обмен информацией между программным блоком 18 и другими узлами происходит по двунаправленной шине данных, а сигналы синхронизации и команды на выдачу информации формируются при помощи адресной шины и синхронизации, например, "Чтение" или "Запись",Процесс перезаписи информации с шины данных в регистр 16 По адресной шине устанавливаегся информация, соответствующая адресу дешифратора 17, При подаче по шине синхронизации сигнала Запись" на выходе дешифратора 17 появляется импульс, при помощи которо 1 о происходит перезапись информации с шины данных в регистр 16,Таким образом, частота тактовой синхронизации в предлагаемом декодирующем устройстве снижена в два раза по сравнению с известным, что позволяет соответствующим образом повысить быстродействие декодирующего устройства и уменьшить объем блока памяти,Формула изобретения1, Декодирующее устройство, содер жащее входной блок, вход которого яв ляется входом устройства, первый выход входного блока соединен с информационным входом первого регистра сдвига, выходы которого подключены к первым информационным входам пер 39894 управляющими входами первого и второго буферных регистров, выходы которых подключены соответственно к первым и вторым адресным входам блокапамяти, первые, вторые и третий выходы которого подключены соответственно к информационным входам третьего и второго буферных регистров ик первому информационному входу анализатора ошибок, первый выход которого соединен с управляющим входом первого делителя частоты, второй регистрсдвига, умножитель частоты и блокФормирования управляющих сигналов,о т л и ч а ю щ е е с я тем, что,с целью повьшения быстродействия устройства, в него введены второй делитель частоты, мультиплексор, триггери сумматор по модулю два, первый входкоторого и информационный вход второго регистра сдвига подключены соответственно к второму и первому выходам входного блока, прямой и инверсный выходы сумматора по модулю двасоединены с тактовыми входами соответственно первого и второго регистров сдвига, выходь второго регистрасдвига подключены к вторым информационным входам первсго буферного реги-стра, вход второгс делителя частотыподключен к выходу первого делителячастоты, выход второго делителя частоты соединен с входом умножителячастоты и тактовыми входами блокапамяти и блока формирования управляющих сигналов, первые выходы которого подключены к управляющим входаммультиплексора, второй выход блокаФормирования управляющих сигналов соединен с управляющим входом третьегобуферного регистра, выходы которогоподключены к информационным входаммультиплексора, выход которого соединен с информационным входом триггера,выход которого подключен к второмуинформационному входу анализатораошибок и является выходом устройства,выход умножителя частоты подключенк информационному входу блока формирования управляющих сигналов и к тактовым входам триггера и анализатораошибок, второй выход которого соединен с вторым входом сумматора г," ;цулю два,10 15 20 2 30 35 40 45 50 г,вого буферного регистра, второй выход входного блока соединен с информационным входом первого делителячастоты, выход которого соединен с1339894 8 2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что, блок формирования управляющих сигналов выполнен на триггерах, элементе ИЛИ-НЕ и формирователе короткого импульса, вы ход которого подключен к 5 -входу первого триггера и К-входам второго и третьего триггеров, инверсный выход второго триггера соединен с Э-входом второго триггера и С-входом первого триггера, инверсный выход которого соединен с первым С-входом третьего триггера,.прямой выход которого соединен с первым входом элемента ИЛИНЕ, прямой выход второго триггера подключен к Э -входу третьего триггера и второму. входу элемента ИЛИ-НЕ, вход формирователя короткого импульса является информационным входом блока, С-вход второго триггера и второй 20 С-вход третьего триггера объединены и являются тактовым входом блока, выходы второго и третьего триггеров и выход элемента ИЛИ-НЕ являются соответственно первым и вторым выходами блока. 3. Устройство по п.1, о т л и -а ю щ е е с я тем, что анализатор опибок выполнен на счетчике, блоке 30хранения программ, регистре, дешифраторе блоке мультиплексирования и выделителе ошибок, выход которого соединен с первым информационным входом блока мультиплексирования, выход которого соединен со счетным входом счетчика, выходы которого подключены к входам блока хранения программ, информационным входам регистра, первым управляющим входам блока мультиплексирования и управляющим входам выделителя ошибок, первые и вторые выходы блока хранения программ под ключены соответственно к адресным входам и входам синхронизации счетчика, блока мультиплексирования, выделителя ошибок и дешифратора, выход которого соединен с тактовым входом регистра, второй управляющий вход блока мультиплексирования и информационный вход выделителя ошибок являются соответственно первым и вторым информационными входами анализатора, второй информационный вход блока мультиплексирования и тактовый вход выделителя ошибок объединены и являются тактовым входом анализатора, первый и второй выходы регистра являются одноименными выходами анализатора.1339894 Сос тель О.РевинскийМ.Ходанич Корректор В,Бут Ре, ,ак хре вецк Заказ 4351/ Подписноекомитета СССРоткрытийкая наб д. 45 водственно-полиграфическое предприяти 56 Тираж 901 ВНИИПИ Государственного по делам изобретений и13035, Москва, Ж, Рауш Ужгород, ул, Проектн