Устройство для передачи цифровой информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 4 (51) О 08 Е ИЗОБРЕТ ИС Я и а ЕТЕЛЬСТВ ВТОРСКОМ х.р с еГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ"Советское радио", с, 206 в 2.4, Колесниченко В. Е. и др. Использование динамического управления для устранения перегрузок узлов вычислительной сети, -в кн. Вычислительные сети коммутации пакетов, Рига, Зинотне, 1981, ч. 1, с. 157 -161.(54) (57). 1. УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИЦИФРОВОЙ ИНФОРМАЦИИ, содержащее источники информации, первые выходы которых подключены к соответствующим информационным входам коммутатора, блоки буферной памяти и генератор тактовых импульсов,отличающееся тем,что,с целью повышения быстродействия устройства, в него введены программно. временнойблок, ключи, триггер, дешифратор адреса,элемент задержки, блок сравнения, генераторы адреса и счетчики, выходы источниковинформации через соответствующие генераторы адреса подключены к информационномувходу первого ключа, выход которого соединен с входом дешифратора адреса и через элемент задержки с информационнымвходом второго ключа, выход второго клю.ча соединен с входами источников информации и первым управляющим входомкоммутатора, выходы которого соединены 8011414 с входами соответствующих блоков буферной памяти, первые выходы которых являются выходами устройства, вторые выходыблоков буферной памяти соединены с первыми входами соответствующих счетчиков,выходы которых соединены с первым входом блока, сравнения, выход которого соединен с вторым управляющим входом коммутатора, выход генератора тактовых импульсов соединен с вторым входом блока сравнения и первым входом программно-временного блока, информационный и управляющий выходы которого соединены соответственнос вторыми входами счетчиков и объединены с третьим входом блока сравнения и первым входом триггера, выходы дешифратора ф адреса соединецы с вторыми входами программно-временного блока и триггера, выходы которого соеяннены с уоравяяюшнынвходами ключей.2. Устройство по п. 1, о т л и ч а ющ е е с я тем, что программно. врементной блок содержит коммутатор, генератор,адресов и регистры сдвига, первые выходы которых соединены с соответствующимивходами коммутатора, выходъ которого со динены с соответствующими входами генератора адресов, объединенные первые входы и вторые входы регистров сдвига являются соответственно первым и вторымивходами программно-временного блока, выход генератора адресов и объединенные вторые выходы регистров сдвига являются со.ответственно информационными и управляю. )р щим входами программно-временного блока.3. Устройство по п. 1, о т л и ч а ющ е е с я тем, что дешифратор адресавыполнен на формирователях сигнала, ограничителях и фильтрах, выходы фильтров че рез соответствующие ограничители соединены с входами соответствующих формирьвателей сигналов, выходы которых являются выходами дешифратора адреса, входы 1141436фильтров объединены и являются входом цешифратора адреса.Изобретение относится к .автоматике, в частности к передаче информации и может быть использовано для передачи цифровых сообщений от территориально удаленных или большого числа малоактивных локализо. 5 ванных источников, информация от которых может передаваться по любому из заданного множества выходных каналов.Известно устройство для передачи цифровой информации, содержащее два блока об работки данных, к информационным шинам которых подключены блок системной памяти для программ и данных, блоки ввода-выво. да, которые управляются посредством адресов, .передаваемых по адресной шине, и сне 15 циальных управляющих сигналов, блок памяти состояний, подключенный к информационной шине, логические схемы, два блока буферной памяти, выход каждого из кото. рых соединен с информационной шиной от носящегося к нему блока обработки данных, вход - с информационной шиной другс го блока обработки данных, адресный дешифратор, группу переключателей 11,Однако устройство характеризуется высо кой сложностью управления и невозможностьюего использования в структурах, содержащих более двух блков обработки данных (процессоров, передающих блоков и т.д.).ЭОНаиболее близким техническим решениемк предлагаемому изобретению является устройство для передачи цифровой информациисодержащее источники информации, первыевыходы которых соединены с .соответствующим информационным входом коммутатора, блоки буферной памяти, генератор тактовых импульсов, выход которого подключен к управляющему входу коммутатора,блоки ввода вывода информации, подклю 40ченные через соответствующие периферийныепроцессоры с входами блока основной памяти, подключенного к центральному процессору 12,Недостатком устройства является низкое45быстродействие, обусловленное жестким закреплением за каждым источником соответствующего канала, Поэтому при наличии водном или нескольких блоках буферной 2памяти очереди сообщений, ожидающих пе.редачи по соответствующим каналам, и одного или нескольких свободных (или менее загруженных) каналов, использовать последние для передачи находящихся в другихвыходных блоках сообщений нельзя,Целью изобретения является повышениебыстродействия устройства за счет гибкогоперераспределения сообщений источниковмежду каналами с учетом их текущей загруженности,Поставленная цель достигается тем, чтов устройство для передачи цифровой информации, содержащее источники информации, первые выходы которых подключенык соответствующим информационным входам коммутатора, блоки буферной памяти игенератор тактовых импульсов, введеныпрограммно. временной блок, ключи, триггер,дешифратор адреса, элемент задержки, блоксравнения, генераторы адреса и счетчики,выходы источников информации через соответствующие генераторы адреса подключенык информационному входу первого ключа,выход которого соединен с входом дешифратора адреса и через элемент задержкис информационным входом второго ключа,выход второго ключа соединен с входамиисточников информации и первым управляющим входом коммутатора, выходы кото.рого соединены с входами соответствующихблоков буферной памяти, первые выходыкоторых являются выходами устройства,вторые выходы блоков буферной памятисоединены с первыми входами соответствующих счетчиков, выходы которых соединеныс первым входом блока сравнения, выходкоторого соединен с вторым управляющимвходом коммутатора, выход генератора тактовых импульсов соединен с вторым вхо.дом блока сравнения и первым входомпрограммно. временного блока, информацион.ный и управляющий выходы которого соединены соответственно с вторыми входами счетчиков н объединены с третьим вхо.дом блока сравнения и первым входомтриггера, выходы дешифратора адреса соединены с вторыми входами программно-временного блока и триггера, выходы которо1141436 4дачи. Вероятность нзложения сигналов при свободном доступе определяется соотноше- нием-2 р -2 Л ТР= 1- е = 1- е 20 3го соединены с управляющими входами ключей.При этом программно-временной блок со. держит коммутатор, генератор адресов и регистры сдвига, первые выходы которых соединены с соответствующими входами коммутатора, выходы которого соединены с соответствующими входами генератора адресов, объединенные первые входы и вторые входы регистров сдвига являются соот ветственно первым ивторыми входами программно-временного блока, выход генератора адресов и объединенные вторые выходы регистров сдвига являются соответственно информационным и управляющим выходами программно-временного блока.Кроме -ого, дешифратор адреса выполнен на формирователях сигнала, ограничителях и фильтрах, выходы фильтров через соответствующие ограничители соединены с входами соответствующих формирователей сигналов выходы которых являются выходами дешифратора адреса, входы фильтров обьединены .и являются входом дешифратора адреса. 25На фиг. 1 приведена структурная схема устройства для передачи цифровой информации; на фиг, 2 - то же, блока выделения адреса; на фиг; 3. - то же, программно-временного блока.Устройство для передачи цифровой инфор-мации (фиг, 1) содержит и источников 1 информации, генераторы 2 адреса, коммутатор 3, го блоков 4 буферной памяти, счетчики 5, ключи 6 и 7, элемент 8 зздержки, триггер 9, дешифратор 10 адреса, программно-временной блок 11, блок 12 сравнения, генератор 13 тактовых импульсов, общую шину 14, причем в общем случае вФ о . Каждый блок 4 связан с соответствующим выходным кзналом посредством модулятора и передатчика (не показаны).В устройстве реализуется принцип свободного доступа адресных сигналов, формируемых генераторами 2, к общей шине (тракту), Принцип свободного доступа находит применение в тех случаях, когда упорядочить доступ источников к общему тракту невозможно (когда источники территоризльно удалены друг от друга) или нецелесообразно (при большом числе малоактивных локали. зованных источников), Наряду с многимидостоинствами - простота аппаратурной ре.ализации, высокий коэффициент использования общего тракта, оперативность и т.д. -свободный доступ обладает таким существенным недостатком как искажение сигналов вследствие их наложеция и, как следствие, необходимость их повторной перегде р - загрузка общего тракта;Я - интенсивность появления запросов;Т - время передзчи запроса по общему тракту,В предлагаемом устройстве загрузка общего тракта составляет не более 1-3%, поскольку по нему передаются не сами информационные сообщения, а их адреса,имеющие на несколько порядков меньшийобъем. При этом вероятность изложения3адресов, как нетрудно убедиться, составляет доли процента. Защита от ложного срабатывания устройства при искажении адреса осуществляется дешифратором 10 адреса,Устройство работает следующим образом.Источник 1, при наличии в нем подлежащей передаче информации, с управляющего выхода подает управляющий сигнал(нзлример, логическую единицу) на входгенератора 2 адреса, который считывает адрес источника 1 в общую шину 14. Еслиключ 6 открыт, этот адрес поступает навход дешифратора 10 адреса и элемента 8задержки. Дешифратор 10 адреса служитдля идентификации поступающих на еговход адресов и может быть реализован раз.личными средствами, На фиг, 2 приведенаодна из возможных реализаций дешифратера 10 на основе ограничителя 15 и формирователя 16 импульса (логической единицы), и двоичного фильтра 17. Двоичныйфильтр 17 (или иначе согласованныйфильтр для двоичного сигнала) характеризуется тем, что форма сигнала на его выходе повторяет форму автокорреляционнойфункции входного (согласованного с фильтром),сигнала, Возможны две схемы двоичного фильтра: на элементе задержки, кивер.торах и сумматорах, схемы многоканальногокоррелятора 3), Двоичный фильтр 17 1 -ойветви (1=1, 2, , л ) дешифратора 10 по.строен таким образом, что при поступленииадреса от 1-го источника 1 выходное напряжение в момент окончания адреса превышает пороговый уровень, задаваемый ограничителем 15. В этом случае, если на входдвоичного фильтра 17 поступает здрес друго.го источника 1 или искаженный вследствииналожения здрес, то его выходное нзпряжение меньше порогового, и ни на одном иэвыходов дешифратора 10 импульса (логи.леской единицы) не будет. Таким образом,в дешифраторе 10 адреса организована защи1141436 ФЪта от ложных срабатываний устройства при поступлении искаженных адресов.Таким . образом, при наличии на входе дешифратора 10 неискаженного адреса на соответствующем его выходе, общее число кото. 5 рых равно числу источников 1, появляется импульс (логическая единица). Этот им. пульс поступает на соответствующий вход программно-временного блока 11 и на пер. вый вход триггера 9, который при этом .1 О закрывает ключ 6, препятствуя тем самым прохождению через него адресов от других источников 1, и открывает ключ 7, через который адрес после прохождения элемента 8 задержки поступает на первый управляю щий вход коммутатора и ня входы источников .1. Элемент 8 служит для задержки адреса на время, необходимое для срабатывания дешифратора 10, триггера 9 и ключа 7.При получении своего адреса, что являет- эО ся разрешением для последующей передачи, источник 1 блокирует работу генератора 2 адреса и через заранее заданный промежуток времени, необходимый для установле-ния соединения с соответствующим выход ным каналом, считывает информацию в один из блоков буферной памяти.Если на вход дешифраторя 10 поступает искаженный адрес, то ни на одном из его выходов сигнала не будет и никаких управ ляюптих воздействий не вырабатывается, т,е, ни один из источников 1 не получает разрешения на передачу. В этом случае работа генератора 2 адреса не блокируется, и он через определенный промежуток времени ,(временный интервал) повторно считывает.35 адрес в общую шину 14. Интервалы генерации различных генераторов 2 выбираются таким образом, чтобы избежать повторных наложений. Необходимо отметить, что правиль-.40 ным выбором интервала" генерации различных генераторов 2 можно добиться практически полного устранения наложения адресов в процессе передачи по общей шине;Программно-временной блок 11 может .45 быть реализован различными средствами. В частности, на фиг, 3 приведена одна из возможных реализаций блока 11 на осно. ве матричного коммутатора 18, генератора 19 адреса и регистра 20 сдвига (распреде.50 лителей) . Число регистров 20 сдвига равно числу источников 1, а число информационныхвыходов К-го (К=1, 2, а) регистра 17 равно числу каналов (блоков 4), по которым может быль передано сообщение от К-го источника 1, т.е, меньше или равно а, Кроме информационных выходов, каждый регистр 20 содержит еще один управляющий выход,Коммутатор 18 является стандартнымэлементом и имеет в (щ -число выходныхканалов) выходов и н ( г с еп входов,причем каждый выход коммутатора 18 соединен с несколькими его входами. То,какие конкретные входы и выходы коммутатора.18 соединены между собой, однозначно определяется тем, по каким выходЮным каналам могут передаваться сообщенияот каждого источника 1, Так, например, если п = 3, т = 4, причем информация отпервого источника может передаваться попервому и третьему каналу, от второго повторому и четвертому, от третьего по первому, третьему и четвертому, то число входов коммутатора 18 равно 7, Из них двапервых входа соединены с информационнымивыходами первого регистра 20, два вторыес информационными выходами второго регистра 20, последние три - с информационными выходами третьего регистра 17.При этом первый выход коммутатора 18соединен с первым и пятым ее входом,второй - с третьим, третий - с вторым ишестым, четвертый - . с четвертым и седьмым,Наличие(- число источников 1)регистров 20 и коммутатора 18 обусловлено тем, что в общем случае сообщения каждого источника 1 могут передаваться не повсем в каналам, а только по несколькимиз них. В частном случае, когда сообщения любого источника 1 могут передаваться по любому из щ каналов, вместо коммутатора 18 и о регистров 20 достаточноодного регистра 20, причем число его информационных выходов должно быть равно в.Импульс (логическая единица) с соответ.ствующего выхода дешифратора 10 поступает в регистр 20 блока 11 и записывается в его первую ячейку. По сигналам генератора 13 этот импульс последовательнопересылается из одной. ячейки регистра 20в другую, вызывая тем самым появлениев дискретные равноотстоящие друг от друга моменты времени импульсы на информационных выходах регистра 20, Эти импульсы поочередно йоступают на соответству.ющий вход коммутатора 18, а затем с соответствующего выхода его на соответствующийвход генератора 19, который (в зависимости от того на какой из его входов посту.пил импульс) генерирует определенный адрес. Адреса с выхода генератора 19 последовательно с тактом, задаваемым генерато.ром 13, поступают на входы счетчиков 5.Счетчики 5 контролируют текудую загрузку соответствующих. каналов. В том случае, когда в качестве текущей загрузки канала используется степень заполнения соответствую щего блока 4 буферной памяти, причем при поступлении сообщения в блок 4 подается импульс на суммирующий вход (пер. вый управляющий вход счетчика 5), а на выводе сообщений из блока 4 - на вычитаюший (второй управляющий вход счетчика 5). Таким образом, в этом случае содержимое счетчика 5 соответствует длине оче реди ожидающих передачи сообщений в соответствующем блоке 4.Получив свой адрес, счетчик 5 формиру-. ет ответное сообщение путем добавления своего содержимого (в цифровой форме) к адресу. Ответные сообщения поступают в блок 12 сравнения, в функцию которого входит определение адреса счетчика 5 с ми. нимальным содержимым.Блок 12 сравнения может быть реализован различными методами, в частности на двух регистрах и цифровом компараторе К 564 ИП 2. В этом случае используется алгоритм последовательного определения минимального двоичного числа, причем первый регистр используется дпя хранения результата сравнения, т.е. минимального числа, полученного на предыдущем такте сравнения, вто рой;регистр - для . записи двоичного чис-. ла, которое необходимо сравнить с предыдушими. Если в результате сравнения установлено, что двоичное число во втором регистре меньше двоичного числа в первом регистре, то оно переписывается в первый регистр, в противном случае содержимое первого регистра сохраняется. В .том слу- . чае, если два сравниваемых двоичных числа одинаковы, содержимое первого регистра так же сохраняется. Работа блока 12 синхронизируется генератором 13, причем временной интервал между соседними формируемыми им тактовыми импульсами таков, что в нем укладываются как запросный так и ответный сигналы. После окончания сравнения всех ответных сообщений счетчиков 5, полученных за цикл работы программно-временного блока 11, по управляющему сигналу от блока 11 в первом регистре блока 12 записывается определенное двоичное число с "пустым" (нулевым адресом), Это двоичное число задает верхний порог срав.ниваемых двоичных чисел и является наибольшей допустимой загрузкой каналов,После окончания опроса счетчиков 5,который задается последовательностью появляющихся на информационном выходе блока 11 адресов (на информационных Я 1кй 1141436 8выходах регистра 20 импульсов), на управ.ляю 1 пем выходе блока 11 (управляющемвыходе соответствующего регистра 20)появляется импульс, поступающий на входтриггера 9, который формирует управляющие сигналы, например, логические единицуи нуль.Эти сигналы поступает соответственно навходы ключей 6 и 7, открывая ключ 610 и разрешая тем самым прохождения черезнего адресов от генераторов 2, а такжезакрывая ключ 7. Управляющий импульсс выхода блока 11 также поступает навход блока 12 сравнения, при поступлении которого блок 12 считывает на второйуправляющий вход коммутатора 3 адресканала с минимальной текущей загрузкой.В том случае, если текущая загрузкавсех опрашиваемых каналов больше или рав.20 на заранее заданному порогу (содержащегося в начальный момент цикла сравнения впервом регистра блока 12), то блок 12сравнения при поступлении управляющего импульса от программно-временного блока 1125 считывает "пустой" (нулевой) адрес. Приэтом коммутатор 3 не подключает данныйисточник ни к одному из выходов устройства (каналов связи).Таким. образом, предлагаемое устройстводля передачи цифровой информации обеспечивает автоматическое перераспределениесообщений источников между выходнымиканалами с учетом их текущей загруженности. При этом используется свободныйдоступ активных источников к общему коммутатору, который подключает активные источники к наименее загруженным каналамсвязи. В случае, когда загрузка каналовдостигает предельного значения, устройствообеспечивает автоматическую задержку на.чала передачи информации источниками,предотвращая тем самым доступ источниковк этим каналам и их перегрузку. Все этопозволяет повысить оперативность доставки4информации потребителям, т,е, быстродействие устройства, а также более полно использовать пропускные способности имеющихся каналов связи.В процессе функционирования известногоустройства обеспечивается жесткое распре.50деление потоков данных по каналам связи, При равномерной загрузке каналов(такой режим является наиболее благоприятным для известного) ) среднее время задержки сообщений определяется известнымиз теории массового обслуживания соотно- шением1141436 10 10 9где р - коэффициент загрузки каналовсвязи;средняя длина информационныхсообщений;Я - пропускная способность каналовсвязи.В предлагаемом техническом решении перераспределение потоков информации осу. ществляется на основе текущей информа. ции о степени загруженности выходных каналов связи. Для этого получена следующая формула 43 для расчета среднего времени задержки в люгхкавальной системе:+ Р 1г й --РИз приведенных соотношений видно, в этом слуяае предлагаемое техническое решение позволяет в к= ":+рграз уменьшить среднее время задержки сообщений, то есть в (1+р ) раз повысить оперативность (быстродействие) по сравнению с известным. Поскольку в нормальном ре- ф жиме коэффициент загрузки канала свя.зи составляет 0,8 - 0,9, то при равных технических характеристиках каналов предлагае мое устройство обеспечивает почти двухкрат. ное повышение оперативности по сравнению с известным,Если число каналов Ф)2, то, как показывают результаты имитационного моделирования на ЭВМ, потенциальный вьппрыш предлагаемого устройства по сравнению с известным; пропорционален числу 1 п, т.е. увеличивается с ростом числа каналов.