Делительное устройство

, Ы.фф1 фЛИО ТЕКА АНИЕ ИЗОБРЕТЕН с пер. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) 1, Карцев М.А, Арифметика цифровых машин, М., "Наука", 1969,с. 515-519, рис. 5 б.2. Авторское свидетельство СССРВ 734682, кл. С Об Р 7/52, 1976(прототип),(54)(57) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, со -держащее блок управления, регистрчастного, счетчик, сумматор, регистростатка, регистр делителя, о т л ич а ю щ е е с я тем, что, с цельюповышения быстродействия, в неговведены блок памяти, сумматор-вычитатель, вычитающий счетчик, блок умножителей, а блок управления содержитвосемь 0 -триггеров, два элемента ИИЛИ, четыре элемента ИЛИ, три элемента И, два элемента НЕ, три элемента задержки, придем вход начальной установки устройства соединенс установочным входом первого 0 -триггера, с входами сброса с второго повосьмой П -триггеров блока управления, вход пуска устройства соединенс первым входом первого элемента ИИЛИ блока управления, тактовыйвход устройства - с тактовыми входами всех Э -триггеров блока управления, прямой выход первого П -триггера блока управления - с вторымвходом первого элемента И-ИЛИ, выход которого соединен с информационным входом второго Р -триггера,прямой выход которого соединен. юЯОцЯ 408 А вым входом первого элемента ИЛИ и через первый элемент задержки - с информационным входом третьего 0 - триггера, прямой выход которого соединен с первыми входами первого и второго элементов И, с первыми входами второго и третьего элементов ИЛИ, прямой выход четвертого Р-триггера соединен с первым входом четвертого элемента ИЛИ, с третьим входом первого элемента И-ИЛИ, с первым входом второго элемента И-ИЛИ, выход которого соединен с информационным входом первого 3 -триггера, прямой выход пятого Р -триггера соединен через второй элемент задерж-ки с информационным входом шестого Э-триггера, прямой выход которого соединен с вторым входом второго ,элемента ИЛИ, с вторым входом четвер того элемента ИЛИ, с вторым входом второго элемента И-ИЛИ, вторым входом первого элемента ИЛИ, первым входом третьего элемента И, выход которого соединен с информационным входом седьмого 0 -триггера, прямой выход которого соединен с вторым входом .третьего элемента ИЛИ, третьим входом первого элемента ИЛИ и через третий элемент задержки - с информационным входом восьмого 2 -триггера, прямой выход которого соединен с четвертым входом первого элемента И-ИЛИ, третьим входом второго элемента И-ИЛИ четвертый, пятый и шестой входы второго элемента И-ИЛИ соединены с входом первого элемента НЕ, выход которого соединен с пятым, шестым входами первого элемента И-ИЛИ, вторым входом третьего элемента И, информацио1104508 динены соответственно с выходами И разрядов регистра делителя, вход записи регистра остатка соединен с выходом второго элемента ИЛИ блока управления,Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении арифметических устройств быстродействующихЦВМ с жесткимн ограничениями на массогабаритные характеристики и энергопотребление.Известно устройство для деления,реализующее аппаратный метод второгопорядка деления двоичных чисел, содержащее регистр делимого, регистрделителя и горизонтальные ряды одноразрядных сумматоров с элементамина входах 2 И-ИЛИ 1,15Недостатком этого устройства является большая сложность,Наиболее близким к изобретению по технической сущности является ный вход пятого 1) -триггера соединенс выходом второго элемента И, второйвход которого соединен с выходом второго элемента НЕ, вход которого соединен с вторым входом первого элемента И, выход которого соединен синформационным входом четвертогоП-триггера блока управления, прямойвыход третьего У -триггера которогосоедйГеЪ с входом сложения суммататорафвычитателя, вход вычитания которогв соединен с входом вычитания вычитающего счетчика и с прямым выходомпятого 2 -триггера блока управления,выход четвертого элемента ИЛИ которого соединен с входом записи регистрачастного, вход сброса которого соединен с прямым выходом восьмого Р -триггера блока управления, вход первого элемента НЕ которого соединенс выходом счетчика, вход сброса которого соединен с прямым выходом первого П -триггера блока управления,выход третьего элемента ИЛИ которогосоединен с информационным входомсчетчика, выход знакового разряда регистра остатка соединен с входомвторого элемента НЕ блока управления,выход первого элемента ИЛИ которогосоединен с входом сдвига регистрачастного, вход записи вычитающего счетчика соединен с прямым выходомвторого 2 -триггера блока управления, выходы Н /2-старших разрядоврегистра остатка ( и - разрядностьоперандов) соединены соответственнос входами первой группы блока памяти,входы второй группы которого соединены соответственно с выходами П /4 старших разрядов регистра делителя,выходы и разрядов которого соединены с соответствующими информационны.ми входами блока умножителей, управЛяющий вход которого соединен с выходом вычитающего счетчика, выходыблока умножителей - с соответствующими входами сумматора, выходы которого соединены соответственно с информационными входами первой группы сумматора-вычитателя, информационныевходы второй группы которого соединенысоответственно с выходами регистраостатка, информационные входы которо 1го соединены соответственно с выходами сумматора-вычитателя, информационные входы первой группы которого соеустройство для деления, содержащее блок управления, регистр частного, счетчик, сумматор, регистр остатка, регистр делителя 2 .Недостатком известного устройства основанного на реализации логического и аппаратурного первого порядка методов ускорения деления, является большое время выполнения операции деления. Цель изобретения - повьппение его быстродействия.Поставленная цель достигается тем, что в устройство для деления, содержащее блок управления, регистр частного, счетчик, сумматор, регистр остатка, регистр делителя, введены блок памяти, сумматор-вычитатель,вычитающнй счетчик, блок умножителей,: а блок управления содержит восемь Э-триггеров, два элемента И-ИЛИ, четыре элементов ИЛИ, три элемента И, два элемента НЕ, три элемента задерж ки,(причем вход начальной установки устройства соединен с установочным входом первого 2 -триггера, с входами сброса с второго по восьмой 1) - триггеров блока управления, вход пус ка устройства соединен с первым входом первого элемента И-ИЛИ блока управления, тактовый вход устройства - с тактовыми входами всех Р -триггеров блока управления, прямой выход пер вого Э -триггера блока управления - с вторым входом первого элемента ИИЛИ, выход которого соединен с информационным входом второго Э -триггера, прямой выход которого соединен 20 с первым входом первого элемента ИЛИ и через первый элемент задержки - с информационным входом третьего Э - триггера, прямой выход которого соеди нен с первыми входами первого и второ 25 го элементов И, с первыми входами второго и третьего элементов ИЛИ, прямой выход четввртого 2 -триггера соединен с первым вхолом четвертого элемента ИЛИ, с третьим входом первого эле- З 0 мента И-ИЛИ с первым входом второго элемента И-ИЛИ, выход которого соеди. нен с информационным входом первого О-триггера, прямой выход пятого 5 - триггера соединен через второй элемент задержки с информационным входом шестого 2 -триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ, с вторым входом четвертого элемента ИЛИ, с вторым 40 входом второго элемента И-ИЛИ, вторым входом первого элемента ИЛИ, пер вым входом третьего элемента И, выход которого соединен с информационным входом седьмого 2 -триггера, пря 45 мой выход которого соединен с вторым входом третьего элемента ИЛИ, третьим входом первого элемента ИЛИ и через третий элемент задержки - с информационным входом восьмого П - 50 триггера, прямой выход которого соеди. нен с четвертым входом первого элемента И-ИЛИ, третьим входом второго элемента И-ИЛИ, четвертый, пятый и шестой входы второго элемента И-ИЛИ 55 соединены с входом первого элемента НЕ, выход которого соединен с пя. тым, шестым входами первого элемента И-ИЛИ, вторым входом третьего элемента И, информационный вход пя" того 0 -триггера соединен с выходом второго элемента И, второй вход кото. рого соединен с выходом второго элемента НЕ, вход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом четвертого 0 -триггера блока управления, прямой выход третье го Э -триггера которого соединен с входом сложения сумматора-вычитателя, вход вычитания которого соединен с входом вычитания вычитающего счетчика и прямым выходом пятого Э -триггера блока управления, выход четверто-.го элемента ИЛИ которого соединенс входом записи регистра частного,вход сброса которого соединен с прямым выходом восьмого Э -триггераблока управления, вход первого элемента НЕ которого соединен с выходом счетчика, вход сброса которого соединен с прямым выходом первого 2 -триг гера блока управления, выход третьего элемента ИЛИ которого соединен с информационным входом счетчика, выход знакового разряда регистра остатка соединен с входом второго элемента НЕ блока управления, выход первого элемента ИЛИ которого соединен с входом сдвига регистра частного, вход Записи вычитающего счетчика соединен с прямым выходом второго Э -триггера блока управления, выход П /2-старших разрядов регистра остатка ( П -разрядность операндов) соединены соответственно с входами первой группы блока памяти, входы второй группы которого соединены соответственно с выходами и /4-старших разрядов регистра делителя, выходы П разрядов которого соединены с соответству. ющими информационными входами блока умножителей, управляющий вход которого соединен с выходом вычитающего счетчика, выходы блока умножителей - с соответствующими входами суммато- . ра, выходы которого соединены соответственно с информационными входами первой группы сумматора-вычитателя, информационные входы второй группы которого соединены соответственно с выходами регистра остатка, информационные входы которого соединены соответственно с выходами сумматора-вычитателя, информационные входы первой группы которого соеди 1104508иены соответственно с выходами и -раз.рядов регистра делителя, вход записи регистра остатка соединен с выходом второго элемента ИЛИ блокауправления,На фиг. 1 приведена структурнаясхема делительного устройства, нафиг, 2 - граф переходов состоянийавтомата на фиг. 3 - схема блокауоуправления.Устройство содержит регистр 1остатка, регистр 2 делителя, регистр 3 частного, сумматор-вычитатель 4, счетчик 5, блок 6 умножите.лей, вычитающий счетчик 7, блок 8памяти, сумматор 9, умножите -ли 10 многоразрядные, блок 11управления. Блок 11 управления построен в виде автомата на регистре с ,перемещаемой единицей.Граф переходов состояний автомата обозначен через А , 1 = 071/7 -состояния автомата, на дугах указаны условия переходов.25Блок 11 управления (фиг, 3) содержит 3 -триггеры 12-19, элементы И-ИЛИ 20 и 21, элементы И 22-24,элементы ИЛИ 25-28, элементы НЕ 29и 30, элементы 31-33 задержки. В бло30ке 11 управления на вход 34 поступает знаковый разряд с регистра 1остатка, выход 35 является суммиру- фющим входом сумматора-вычитателя 4,выход 36 - информационным входомсчетчика 5, выход 37 - входом сброса счетчика 5, вход 38 - выходом наполнения счетчика 5, выход 39 - входом записи регистра 3 частного, выход 40 является входом обнуления ре",40гистра 3 частного, выхоц 41 - выходомвычитания счетчика-вычитателя 7 и сум.матора-вычитателя 4 выход 42 - входом сдвига регистра 3 частного, выход 43 является входом записи счетчика-вычитателя 7, вход 44 "Пуск", выход 45 является входом записи регистра 1 остатка, вход 46 "Начальная установка", тактовый вход 47.Основу автомата составляет восемьЙ-триггеров 12-19 с асинхронными Би К входами,Внешними сигналами устройства являются сигнал "Пуск" и "Начальнаяустановка" - тактовый,5Для определенности полагаем, чтоумножители 10 четырехразрядные. Вэтом случае в регистре 2 делитель в исходном состоянии нормализован подвоичному основанию, и на адресныйвход блока 8 памяти подключены 1-4разряды регистра 2 делителя, а прошивка блока 8 памяти сделана с учетом того, что содержимое старшегонулевого разряда равно единице, Этимдостигается точность операции деле.ния при реализации алгоритма ускоренного деления, Адресные входы старшихразрядов блока 8 памяти соединеныс восемью (в случае использования4-разрядных умножителей) старшимиразрядами регистра 1 остатка, который используется для хранения первоначально делимого, а в последующем - очередного остатка.Сумматор-вычитатель 4 предназначен для вычитания из очередного остатка (содержимого регистра 1 остатка) частичного произведения делителя на очередную цифру частного, формируемого в сумматоре 9, а такжедля добавления (в случае, если оче -редной остаток отрнцательный) к содержимому регистра 3 частного содержимого регистра 2 делителя,Регистр 2 делителя и регистр 3частного сдвиговые, причем сдвиги вних осуществляются на число разрядов,равное разрядности умножителей 10,Счетчик 5 предназначен для подсчета числа умножений, которое равноразрядности числа (делимого) деленийна разрядность умножителей 10, Так,например, для 40-разрядных мантисси 4-разрядных умножителей максимальное число умножений равно десяти,Разрядность счетчика 5 или код дополнения выбираются таким образом,что появление единицы в старшем разряде означает завершение выполненияоперации деления. Назначение остальных функциональных элементов совпадает с их названием.Устройство работает следующимобразом.В исходном состоянии в регистре 2 делителя находится делимое, врегистре 3 частного - нормализованныйделитель, регистры 3 частного и счетчика-вычитателя 7 обнулены, счетчик 5находится в исходном состоянии (обнулен или сигналом "Сброс" в него записан код дополнения),По сигналу "Пуск", означающемуначало операции деления, автомат переходит из состояния А в состоя1104508 8, ние А 1. При этом по значениям старших цифр делителя и делимого, поступающих из регистров 1 и 2 на адресные входы блока 8 памяти, в счетчиквычитатель 7 записывается старшая цифра частного. В блоке 6 умножителей происхОдит умножение делителя на старшую цифру частного и в сумматоре 9 формируется произведение. Полученное таким образом произведение в сумматоре-вычитателе 4 вычитается из делимого и результат заносится в регистр 1 остатка со сдвигом на четыре разряда влево как очередной остаток. Содержимое счетчика 5 увеличивается на единицу. В том случае, если очередной остаток, полученный таким образом, положительный, автомат переходит в состояние "3. Старшая цифра частного из счетчика-вычитателя 7 заносится в регистр 3 частного. Далее автомат переходит в состояние А 1, аналогично изложенному формируются очередная цифра частного и очередной остаток до появления сигнала "СчТ" , который означает окончание операции деления.Если на аком-либо шаге деления очередной остаток окажется отрицательным, то автомат иэ состояния А перейдет в состояние Л. Это означает, что очередная цифра частного, в силу приближенной ее аппроксимации, взята на единицу большей. Поэто. му в этом состоянии автомата эта цифра уменьшается на единицу и к содержимому регистра 1 при помощи сумматора-вычитателя 4 добавляются содержимое регистра 2 делителя. Этим осуществляется корректировка цифры частного и остатка. Очередная цифра частного заносится в регистр 3 частного. Формирование отрицательного очередного остатка означает, что следующая цифра частного ноль, Поэтому, если "СчТ" ", то автомат переходит в состояние Л 6, где содержимое счетчика 5 увеличивается наединицу, осуществляется сдвиг содержимого регистра 3 вправо, и далее восвободившуюся тетраду регистра 3частного заносится цифра ноль. Если"СчТ" ", автомат переходит в состояние Л и операция деления продолжается аналогично изложенному, иначе автомат переходит в состояние Ае,что означает окончание выполненияоперации.15 Заметим, что если очередной остаток неотрицательный, то время вычисления шестнадцатиричной цифры частного21 л л-.с,, где 1 - время переходда А 1-ф А ,- длительность корот0 кого такта. В том случае, когда очередной остаток отрицательный, времявычисления двух очередных шестнадцатиричных цифр частного 1 = 1,ф 1,+2 с,где 1 - время перехода А 4 - ф А.Предполагая получение отрицательного и неотрицательного остатковсобытиями равновероятными, среднеевремя деления, при принятых допущени"ях приведенное к одному двоичному 30 разряду, равно с =Р 1 фб).В известном устройстве естественнополагать, что среднее время деления, З 5 приведенное к одному двоичному разряду, не меньше, чем Н,2 ) 113. Поэтому быстродействие предлагаемогоустройства больше быстродействия известного устройства не менее чем в 40 1,5 раза.Таким образом, предлагаемое изобретение позволяет уменьшить времявыполнения операции деления не менеечем в 1,5 раза.Заказ 99 По комитета СССи открытийРаушская наб.,ТиражИИПИ Государственноделам изобретении35, Москва, Ж,исное лиал ППП "Патент", г.ужгород, ул.Проектная, 4 Составитель Л.Медведеведактор Н.Бобкова Техред Т.Маточка Ко