Устройство для контроля

СОЮЗ СОВЕТСКИХЦВЛМШЕИНИИРЕСПУБЛИК 6 Р 11 26 тот ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ 21) 3274002/18-24.(72) В.Н.Борисов, В.С.Приступа,В.А.Серга и И.В.Катышев153) 681.3 (088.8)56) 1.Авторское свидетельство СССРР 968814, С 1 06 Р 9/22 Й 06 Р 11/261981.2.Авторское свидетельство СССРР 968815, кл. 6 06 Г 9/22,06 Г 11/02, 1981 (про ип),54) 1,57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯсодержащее первую и вторую память,выходы которых через блок элементовИЛИ соединены с выходом первого регистра, блок задания информации,выходы которого соединены с входамипервой памяти, первых коммутатораи дешифратора, первого и второгоэлементов И, два триггера, сумматорпо модулю два, выход которого соединен с первым входом второго регистра, два счетчика, вторые коммутатор и дешифратор, третью память,с третьего по восьмой регистр, стретьего по седьмой элементы Й,дваэлемента ИЛИ, два элемента НЕ, генератор, о т л и ч а ю щ е е с ятем, что, с целью повышения надежности в него введены две схемы сравнения, четыре регистра, счетчик,восемь дешифраторов, два коммутатора, триггер, четыре элемента ИЛИ,причем выход генератора через соединенные последовательно первыйкоммутатор .и третий регистр соединен с входами четвертого регистраи первого элемента ИЛИ, выход которого через соединенные последовательно пятый регистр и третий дешифратор соединен с входами второйпамяти, первого триггера и четвер"того дешифратора, выходы которогосоединены с входами третьего триггера, третьего и четвертого элемента И, второго элемента ИЛИ и пятого дешифратора, выходы которого соединены с входами пятого регистра, второго дешифратора и первого регистра, первый выход которого соединен с входами первой схемы сравнения, пятого пешифратора, шестого дешифратора, шестого и седьмого регистров и через соединенные последовательно третий элемент И, третий элемент ИЛИ, седьмой дешифратор, третью память и второй коммутатор соединен с входами третьего и четвертого коммутаторов, второй выход первого . регистра соединен с первым входомвторого дешифратора и через первый Е дешифратор с входами второго дешиФратора, третьего коммутатора, четвертого элемента ИЛИ и восьмого де" шифратора, выход которого соединен . с входом восьмого регистра и через соединенные последовательнопервый В счетчик и первую схему сравненияс входами второго триггера и пятого дешифратора, третий выход первого регистра соединен с входами второго и третьего счетчиков и девятого де- . шифратора, выходы которого непосредственно и через второй и третий счетчики соединены с входами второго дешифратора, выходы которого соединены с входами первого коммутатора, третьего регистра, второго счетчика, второго элемента ИЛИ и через первый и второй триггеры - с входа" ми соответственно четвертого и пятого дешифраторов, выход второй схемы сравнения через соединенные последовательно девятый регистр, четвертый элемент ИЛИ и первый элемент И соединен с,входами второго и пятого элементов И и входом шестого дешиФратора, выходы которого соединены с входами десятого дешифратора и сумматора по модулю два и через втос1072052 рой регистр - с входами сумматорапо модулю два, пятого элемента ИЛИ,второго регистра и первого элемента НЕ, выход которого через пятыйэлемент ИЛИ соединен с входами третьего и четвертого коммутаторов,выход второго элемента И соЕдиненс входом девятого регистра и непосредственно .и через четвертый коммутатор - с входами второй схемы.сравнения, вход устройства соадйненс входом десятого регистра и черезодиннадцатый регистр - с входомодиннадцатого дешифратора, выходыкоторого через шестой элемент ИЛИсоединены с входами шестого и седьмого элементов И, выходы которыхсоединены с входами соответственновторого дешифратора и пятого .элемента И, выход которого соединен свходами двенадцатого регистра, восьмого дешифратора н десятого регистра, выходы которого соединены с входами одиннадцатого регистра, восьио.1 Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностйки внешних устройств ЗВМ.Известно устройство, содержащее 5 блок памяти микрокоманд, регистр адреса, формирователь адреса микро- команд, регистр микрокоманд,. блок контроля, счетчик, регистр команд, первый и второй дешифраторы, иерей 10 и второй триггеры, восеиь элементов И, первый и вторОй коммутаторы; одновибратор, первйй и второй элементы ИЛИ, схему сравнения, сумматор . по модулю два, элементы НЕ и эле Менты задержки 1Недостатком данного устройства являются ограниченные возможности функционального контроля устройств ЭВМ.Наиболее близким к предлагаемому является устройство для управлеиия и микродиагностики, содержащее первую и вторую память,.выходы которых " через блок элементов ИЛИ соединены . с входом первого регистра, блок задания информации, выходы которого соединены с входами первой памяти,первых коммутатора и дешифратора и первого и второго элементов И, два триггера, сумматор по модулю два,выход которого соединен с первым входом второго регистра, два счет"чика, вторые коммутатор и дешифратор, третью память, с третьего по го дешифратора, второй схемы сравнения, шестого элемента И и через второй элемент НЕ - с входом седьмого элемента И, четвертый выход первого регистра соединен с входом четвертого коммутатора, выход третьего коммутатора через двенадцатый регистр соединен с выходом устройства, выход четвертого регистра соединен с входами первых коммутатора и элемента ИЛИ, один из выходов блока задания инФормации через второй элемент ИЛИ.соединен с входом третьего дешиФратора, выход третьего триггера черЕз четвертый элемент И соединен с.входом третьего элемента ИЛИ, выходы шестого регистра соединены свходами второго коммутатора и десятого .дешифратора, выходы которогосоединены с входами шестого регистра итретьегоэлементаИЛИ ичерез седьмой регистр - с входом шестого дешифратора,выход восьмого регистра соединен свходом одиннадцатого дешифратора. 3восьмой регистр, с третьего по седьмой элементы И, два элемента ИЛИ, два элемента НЕ и генератор 2Недостатком известного устройст-. ва является низкая надежность функционирования за счет микропрограммной реализации тестовых последовательностей.Цель. изобретения - повышение надежности контроля внешних устройств. Поставленная цель достигается тем, что в устройство для контроля, содержащее первую и вторую память, выходы которых через блок элемен- тов ИЛИ соединены с входом первого регистра, блрк задания информации,выходы которого соединены с входамипервой памяти, первых. коммутатораи дешифратора и первого и второгоэлементов. И, два триггера, сумматор по модулю два, выход которого соединен,с первым.входом .второго регистра, два счетчика, вторые коммутатори дешифратор, третью память, с третьего по восьмой регистр, с третьего по седьмой элементы И, два элемен.та ИЛИ, два элемента НЕ, генератор,дополнительно.введены две схемы сравнения, четыре регистра, счетчик,восемь дешифраторов,два коммутатора,,триггер, четыре элемента ИЛИ,причемвыход генератора через соединенныепоследовательно первый коммутатори третий регистр соединен с входамичетвертого регистра и первого элемента ИЛИ, выход которого через соединенные последовательно пятый регистр и третий дешифратор соединен с входами второй памяти, первого триггера и четвертого дешифратора, выходы которого соединены с входами третьего триггера, третьего и четвертого элементов И, второго элемента ИЛИ и пятоо дешифратора, выходы которого соединены с входами пятого регистра, второго дешифратора и первого регистра, первый выход которого соединен с входами первой схемы сравнения, пятого дешифратора, шестого дешифратора, шестого и седьмого регистров и через соединенные . пОследовательно третий элемент И, третий элемент ИЛИ, седьмой дешифратор, третью память и второй коммутатор соединен с входами третьего и четвертого коммутаторов, второй: выход первого регистра соединен с первым входом второго дешифратора и через первый дешифратор с входами второго дешифратора, третьего.коммутатора, четвертого элемента ИЛИ и восьмого дешифратора, выход которого соединен с выходом восьмого регистра и черезсоединенные последовательно первый, счетчик и первую схему сравнения - с входами второго триггера и пятого дешифратора,третий выход первого регистра соединен с входами второго и третьего счетчиков и девятого дешифратора, выходы которого непосредственно и через второй.и третий счетчики соединены е-, входами второго дешифратора, выходы которого соединены с входами первого коммутатора, третьего регистра, второго счетчика, второго элемента ИЛИ и через первый и второй триггеры - с входами соответственно четвертого и пятого дешифраторов, выход второй схемы сравнения через соединенные последовательно девятый регистр, четвертый элемент ИЛИ и первый элемент И соединен с входами второго и пятого элементов И и входом шестого дешифратора, выходы которого соединены с входами десятого дещифратора и сумматора по модулю два и через второй регистр - с входами сумматора по модулю два, пятого элемента ИЛИ, второго регистра и первого элемента НЕ, выход которого через пятый элемент ИЛИ соединен с входами третьего и четвертого коммутаторов, выход второго элемента И соединен с входом девятого регистра и непосредственно и через четвертый коммутатор - с входами второй схемы сравнения, вход устройства соединен с входом десятого регистра и через одиннадцатый регистр - с входом одиннадцатого дешифратора, выходы которого через шестой элемент ИЛИ десятый дешифратор 47, третий триггер 48, четвертый элемент И 49, шессоединены с входами шестого и седьмого элементов И, выходы которыхсоединены с входами соответственновторого дешифратора и пятого элемента И, выход которого соединен с входами двенадцатого регистра, восьмогодешифратора и.десятого регистра, выходы которого соединены с входамиодиннадцатого регистра, восьмогодешифратора, второй схемы сравнения,шестого элемента .И и через второйэлемент НЕ - с входом седьмого элемента И, четвертый Выход первого регистра соединен с входом четвертогокоммутатора, выход третьего коммута.15 тора через двенадцатый регистр соединен с выходом устройства, выход четвертого регистра соединен с входамипервых коммутатора и элемента ИЛИ,один из выходов блока задания инфор,20 мации через второй элемент ИЛИ соединен с входом третьего дешифратора,выход третьего триггера через четвертый элемент И соединен с входомтретьего элемента ИЛИ, выходы шес 25 того регистра соединены с входамивторого коммутатора и десятого дешифратора, выходы которого соединены с входами шестого регистра и третьего элемента ИЛИ и через седьмойрегистр - с входом шестого дешифратора, выход восьмого регистра соединен с входом одиннадцатого дешиФратора,На чертеже изображена функциоЗ 5 наЛьная схема предлагаемого устройства.Устройство содержит четвертый, коммутатор 1, восьмой дешифратор 2десятый регистр 3, третий коммута 40 тор 4, второй регистр 5, вторую схему б сравнения, одиннадцатый дешифратор 7, восьмой 8, одиннадцатый 9и двенадцатый 10 регистры, первыйэлемент НЕ 11, второй сумматор по45 модулю два 12,девятый регистр 13,четвертый и пятый элементы ИЛИ 14и 15, первый 16 и второй 17 деши;фраторы, шестой элемент ИЛИ 18,второй элемент НЕ 19, седьмой дешифратор 20, блок 21 задания информации,генератор 22, первый 23, шестой 24и седьмой 25 элементы Итретью память 26, первый коммутатор 27, второй.28 и пятый 29 элементы И, второй коммутатор 30, третий регистр31, первые память 32 и счетик 33,второй элемент. ИЛИ 34, первый триггер 35, блок элементов ИЛИ Зб, первый элемент ИЛИ 37, четвертый дешифратор 38, первый регистр 39, пятый60 регистр 40, третий дешифратор 41,вторую память 42, шестой регистр 43,третий элемент .И 44, второй триггер 45, первую схему 46 сравнения,той 50, пятый 51 и девятый 52 дешифраторы, второй 53 и третий 54 счетчики, четвертый 55 и седьмой 56 регистры, третий элемент ИЛИ 57.Регистр 9 является входным регистром устройства и предназначендля принятия с шин интерфейса адреса внешнего устройства, байта данных или байта состояния по управляющим сигналам регистра 3 управленияабонента. Регистр 8 управления каналом содержит управляющие триггера,определяющие выходные признаки канала на линиях интерфейса. Условия установки и сброса этих триггеров определяются дешифратором 2. Регистр 510 является выходным регистром устройства, в котором через коммутатор4 выходного регистра может заноситься или адрес внешнего устройства,или код операции, или байт данных. 20Регистр 5, сумматор по модулю два12, элемент НЕ 11 и элемент ИЛИ 15образуют узел аппаратного формирования участка массива вводимых (выводимых) байтов данных через интерфейс 25связи с внешним устройством. Регистр5 является универсальным регистром,позволяющим формировать массивы посчетчику, выполнять различные сдвиги, формировать восьмой разряд байта данных до чета или:нЕчвта припомощи схемы сложения по модулю два12, формировать информацию с прямымили инверсным кодом на выходе первого элемента ИЛИ при помощи инверторов 11,Схема б сравнейия, коммутатор 1, регистр 13, дешифратор 7 и элемент ИЛИ 14 образуют узел контроля, который контролирует правильность адре сации устройства, сравнивает принимаемые байты данных с эталонными, а также контролирует правильность последовательностей управляющих сиг-налов интерфейса и их временное соотношение. Узел содержит схему б сравнения информации от входного регистра 3 с эталонной, которая поступает на вход схемы б сравнения через коммутатор 1. При неравенстве одного из видов информации и отсутствии блокировки сравнения устанавливается соответствующий индикатор сбоя в первом регистре. Обобщенный сигнал сбоя через элемент ИЛИ 14 поступает в схему управления. Дешифратор 7 содержит комбинационную схему, определяющую перерыв в работе интерфейса в определенной последовательности сигналов.Дешифратор 16 в соответствии с 60 признаками в регистре 39 микрокоманды формирует сбойные ситуации в последовательностях связи с внешним устройством типа "Отключение от интерфейса" или "Занято". Через деши Фратор 2 и коммутатор 4 сбойные ситуации вводятся в выходные регистры 8 и 10.Память 26 содержит эталонные байты данных, Формирование которых аппаратным путем посредством схем узла аппаратного формирования участка массива невозможно. Организация памяти позволяет считывать одновременно четыре байта данных, коммутация нужного байта на выходной регистр 10 осуществляется коммутатором 30 под управлением информациииз регистра 43. Дешифратор 20 является адресным дешифратором памяти 26.Дешифратор 50 типа алгоритма формирования участка массива определяет заданный в регистре 39 микрокоманды тип участка массива и организует программное (через память 26) или аппаратное (через регистр 5) формирование участка массива байта данных.Первоначальное чтение памяти 26 осуществлется схемами управления через элемент И 44. При сбое памяти срабатывает логика повторного чтения, состоящая из триггера 48 и элемента И 49. Адресная информация поступает из регистра 39 микрокоманд в регистр 56 и регистр 43 смещения. Последующее чтение памяти 26 базовых данных (после передачи четырех, байтов ) организуется дешифратором 47.Дешифратор 51, триггер 35 и схема 46 сравнения образуют блок условий перехода, который служит для Формирования участка массива определенной длины в соответствии с заданным в микрокоманде кодом, определяет момент окончания формирования участка данных или всего массива данных, а также условия считывания очередной микрокоманды.Счетчик. 33 символов подсчитывает количество байтов данных, переданных во внешнее устройство или принятых из него.Схема 46 сравнения сравнивает количество переданных байтов данных с заданным количеством в микрокоманде. Триггер 45 позволяет синхронизировать работу схем формирования эталонных байтов данных с темпом поступления данных по каналу связи с внешним устройством.Постоянная память 42 тестовых микропрограмм предназначена для хранения микропрограмм тестов, используемых для контроля внешних устройств. Каждая микрокоманда содержит необходимую информацию для выполнения соответствующей стандартной команды ввода-вывода.Регистр 31 является адресным регистром текущей микрокоманды, регистр 55 - регистром возврата, который позволяет,организовать зациклиДешифратор 17 осуществляет дешифрацию кода режима выполнения микро- команды (программный останов, выполнение микрокоманды с запрограммированной сбойной ситуацией, выполнение микрокоманды до некоторого условия, расцикливание микрокоманды, группы микрокоманд, всего теста или отдельного примера) .Через коммутатор 27 в регистр 31 адреса микрокоманды заносится сформированный адрес следующей микрокоманды.Комбинационная схема, состоящая из элементов ИЛИ 18 И 23, И 28, 60 И 24,И 25, И 29.и НЕ 19, организует отключение от интерфейса при возникновении условий окончания операции ввода- вывода или при возникновении сбоя в процессе выполнения команды, ор 65 вание микропрограмм. Информация с выходов этих регистров через элемент ИЛИ 37 поступает на адресный регистр 40 и затем на адресныйдешифратор 41 памяти 42.Для организации зацикливания текущей микрокоманды или группы микро. команд микропрограммы)предусмотрены счетчик 53 циклов микрокоманды и счетчик 54 внутренних циклов. Дешифратор 52 определяет тип зацикли+ 10 вания исходя из информации в текущей микрокоманде, записывает число циклов в нужный счетчик и организовывает запоминание начала цикла в регистре 55 возврата, Выход из за цикливания - по нулевому содержанию счетчика 53 или счетчика 54.Блок 21 задания информации является пультом управления устройства, который позволяет организовать пуск 20 устройства через элемент ИЛИ 34, управлять памятью 32 диагностических микропрограмм, которая используется для локализации причин и места неисправности с помощью.диагнос тических микропрограмм.Регистр 39 является регистром хранения считанной микрокоманды из памяти 42 .или памяти 32. Информаци-онные ноля микрокоманды содержат код операции для внешнего устройства,код числа циклов микрокоманды или участка микропрограмм,код конфигурации массива, эталонные байты состояния, число байтов данных для переда.чи, адрес памяти, где хранятся требуемые для данной передачи байты данных и ряд других служебных признаковв.Дешифратор 38 управления считыванием микрокоманд и данных организу ет первончальное и последующее считывание микрокоманды из памяти 42микрокоманд, контроль правильности считывания и повторное считывание при сбое используя триггер 45, . 45 ганизует переход к программе обра ботки сбойной ситуации или организует сбойное отключение на уровне последовательности сигналов интерфейса с целью прекращения неправильного обмена и фиксации ошибки в момент ее возникновения.Устройство работает следующим образом.Генератор 22 определяет начальный адрес тестовой программы, который через коммутатор 27 поступает в регистр 31 адреса микрокоманды. Сформированный адрес микрокоманды через элемент ИЛИ 37 поступает в адресный регистр 40 памяти 42 тестовых микропрограмм. Дешифратор 41 организует считывание микрокоманды, ко,торая через элемент.ИЛИ 37 заносится в регистр 39 микрокоманд. Первоначальное считывание микрокоманды организуется с блока 21 задания информации 21 черэ элемент ИЛИ 34. При сбое считывания памяти устанавлива,ется триггер 35 и повторное считывание организуется схемой дешифратора 38После окончания считывания микрокоманды начинается отработка взаимодействия с внешним устройством. Через коммутатор 4 и регистр 10 на выходные шины выставляется адрес внешнего устройства, код операции с соответствующими сигналами идентификации регистра 8 управления, .которые формируются дешифратором 2 .и определяют последовательности сигналов начальной выборки, переда.чи данных и окончания операции. В регистр 3 поступают с канала соот- ветствующие сигналы идентификации абонента, а во входной регистр 9 - информация от внешнего устройства: адрес, байты состояния или передаваемые данные. Эталонные байты состояния из регистра 39 микрокоманд подаются через коммутатор 1 на схему б сравнения, куда также поступают принятые во входной регистр 3 байты состояния от внешнего, устройства. При их несравнении устанавливается соответствующий триггер сбоя в регистре 13 и сйгнал сбоя через элемент ИЛИ 14 поступает на схемы анализа. При нарушении последовательностей сигналов обмена деши фратор 7 вырабатывает соответствующие сигналы сбоя,которые через элемент ИЛИ 18 поступают на элементы И 24 и И 25, где в зависимости от состаяния управляющего. сигнала "Работа абонента" (определяется элементом НЕ 19) формируется последовательность отключения от интерфейса или селективный сброс, которые напрямую или через элемент И 29 поступают на выходные регистры кана ла. При некоторых типах ошибок через элементы И 23 и И 28 выдаетсяповторное, при сбое. Через элементИЛИ 57 сигнал чтения поступает надешифратор. 20 и после чтения памяти 26 на выходе коммутатора 30 находится требуЕмый байт данных, ко"торый через коммутатор 4 поступаетна выход устройства прн операциивывода данных или через коммутатор 1на схему б сравнения прн операцииввода данных. После передачи прие ма) четырех байт данных дешифратор47 организует последующее считывание данных нз памяти 26.При аппаратном Формированииучастка данных в универсальном регистре 5 согласно заданному алгоритму формируется эталонный байт даи"ных. При необходимости он .дополняется контрольным разрядом до четаили нечета схемой сложения по модулю два 12 или инвертируется элементом НЕ 11 и поступает на коммутатор4 выходного регистра 10 или коммутатор 1 схемы 6 сравнения.Для обеспечения возможности зацикливания одной микрокоманды илиучастка микропрограммы используетсядешифратор 52. Из регистра 39 всчетчик 53 или 54 заносится числоциклов микрокоманды или число зацикливания участка микрокоманд соответственно в зависимости от признаков зацикливания, которые обрабатываются дешифратором 52. Регистр 55предназначен для запоминания адресаначала циклаВыход из зацикливанияпо нулевому состоянию счетчика 53или 54 осуществляется дешифратором17, который определяет режим выполнения микрокоманды. последовательность на уточнениесостояния Дешифратор 16 в соответствии с признаками.в регистре 39 формирует сбойные ситуации в последовательностях связи интерфейса типа "Отключение от интерфейса" или"Занято". Параллельно с последовательностью начальной выборки организуется Формирование эталонныхбайтов данных, Код конфигурацииучастка данных поступает на дешифратор 50, схему 46 сравнения, адресный регистр 7 н регистр 43 смещения, Код конфигурации участка данных содержит признак аппаратного йли программного Формирования участка данных, начальный адрес участка (лрн программном Формировании данных)или код типа алгоритма Формирования данных (при аппаратном формировании данных), количество символов,в участ ке. Если Формируемые данные представляютсобой однородный масСив, формирование которого происходит по одному алгоритму, то данная команда ввода-вывода выполняется одной микро- командой, в которой имЕется необходимая информация для формирования . всего массива данных. Если же Формируемый массивсостоит из участков данных, формирование которых происходит по различным алгоритмам, то команда ввода-вывода выполняется с помощью нескольких микрокоманд, необходимых для Формирования соответствующих участков данных, Считываниев этом случае очередной микроко манды иэ памяти 42 происходит по окончании ввода-вывода заданного в .текущей микрокоманде количества символов участка данных и содержимого счетчика 33 на схеме 46 сравнения. 40 При этом дешифратор 51 формируетсигнал окончания Формирования участка массива, сбрасывается триггер 45, по которому организуется считывание очередной микрокоманды. Но так как 45формирование всего массива не закончено, то при этом разрешается .занесение в регистр 39 только кода конФигурации участка данных. Информация.в микрокоманде, не связанная с формированием массива (участка данных),в регистре 39 остается неизменнойпосле занесения первой микрокомандыдо полной отработки команды вводавывода.При программном формированииучастка массива данных организуетсячтение памяти .26 базовых данных через элемент И 44 - первоначальноеили через триггер 48 и элемент И 49 Микропрограмма проверки строится таким образом, что отлаженное внешнее устройство отрабатывает все режимы без сбоев, Если же возникает неэапрограммированная сбойная ситуация, то организуется прерывание отработки основной микропрограммы с выходом на микропрограмму обработки сбойной ситуации. Для локализацйи . места сбоя можно также использовать оперативную память 32 диагностических микропрограмм, куда с помощью блока 21 задания информации вводятся специальные диагностические микрокоманды.Таким образом, предлагаемое устройство позволяет повысить надежность функционирования эа счет аппаратной реализации функций формирования массивов эталонной информации сложной конфигурации.