Буферное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1) С 11 С 19/О ПИСАНИЕ ИЗОБРЕТ ЕЛЬ ются втор устрой ст ва тем , что его наде рования контроля сравнения вход кото в ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИ Н АВТОРСКОМУ. С(56) 1. Авторское .свидетельство СССР Ю 282427, кл. 6 11 С 19/00, 1969.2. Авторское свидетельство СССР Ф 397972, кл. 6 11 С 19/00, 1971.3. Авторское свидетельство СССР В 474844, кл. б 11 С 19/00, 1972. (54) (57) БУФЕРНОЕ ЗАПОМИЯИОЩЕЕ УСТРОЙСТВО, содержащее последовательно .соединенные регистры, информационные выходы каждого иэ которых, кроме последнего, подключены к информационньи входам последующего регистра, элемент ИЛИ, выход которого подключен к одному иэ информационных входов первого регистра, другие информационные входы первого регистра подключены к входам элемента ИЛИ, первый управляющий выход первого регистра является управляющим выходом устройства, элементы И, выходы которых подключены к управляющим входам соответствующих регистров, первые входы элементов И подключены к вторьи управляющим выходам соответствующих регистров, а вторые входы элементов И подключены к первьи упра . ляющим выходам последующих .регистров, второй вход последнего эле,мента И является первьи управляю-. щим входом устройства, третьи входы элементов И объединены и явля.80163 А ым управляющим входом отличающеесяс целью повышения жности эа счет реэервионо содержит блокикоммутаторы, блоки блок управлейия, одйирого подключен. к одному вцходу первого блока контроля, другие входы блока управления подключены к выходам блока сравнения, . входы которого подключены к выходам второго блока контроля, вход второго блока контроля подключен к третьим входам элементов И, входы первой группы второго блока контроля подключены к другим выходам первого блока контроля, входы которого подключены к информационным входам первого коммутатора и являются информационными входами устройства, управляющий вход пертй вого коммутатора является вторым управляющим выходом устройства и подключен. к выходу блока управления и к управляющему входу второго коммутатора, выходы которого подключены к входам второй группы второго блока контроля и являются. информационными выходами устройства, выходы первого коммутатора подключены к соответствующим информационньи входам первого ре" гистра, информационные входы второ го коммутатора подключены к информационным выходам последнего регистра.50 Изобретение относится к запоминающим устройствам и может бытьиспользовано в устройствах сопряжения вычислительных машин, в адаптивных системах измерений и вычис-.лительных системах для сопряженияих с каналами передачи информации.Известно запоминающее устройство, содержащее ячейки памяти, соединенные поразрядно последовательно, и регистр-распределитель, выходы которого соединены с входамисчитывания соответствующих ячеекпамяти (1) .Известно также запоминающееустройство, содержащее поразрядно 15соединенные регистры, два коммутатора, соединенные непосредственно и через последовательно включенные регистры, элементы ИЛИ,запрета и счетчик (2). 20Недостатки этих устройств в том,что при возникновении неисправности в цепи передачи одного из битовинформации на выход;поступаютискаженные сообщения, т.е. в ихнизкой достоверности передачи данных.Наиболее близким по техническойсущности. к изобретению являетсязапоминающее устро 9 ство, содержащее поразрядно соединенные регистры с информационными разрядами и разрядами признака сообщения,(маркерньми), узлы управления перезаписью (ячейки совпадения и .управления перезаписью) по числу регистров,и источник тактовых сигналов 3);1.Недостаток известного устройствазаключается в невысокой надежности., 40передачи данных, которая определяет,ся тем, что при возникновении неисправности в одной из цепей (канале) последовательно соединенныхразрядов, на выход устройства.поступает, искаженная информация,.и такая, информация подается в течение всего сеанса передачи данных после возникновения неисправности.Целью изобретения является повышение надежности устройства эасчет резервирования.Поставленная цель достигаетсятек, что в буферное запоминающееустройство, содержащее последовательно соединенные регистры, ин-.формационные выходы каждого из которых, кроме последнего, подключены к инФормационным входам последующего регистра, элемент ИЛИ,выход которого подключен к одномуиэ информационных входов первогорегистра, другие информационныевходы первого регистра подключены 65 к входам элемента ИЛИ, первыйуправляющий выход первого регистраявляется управляющим выходом устройства, элементы И, выходы которых подключены к управляющим входам соответствующих регистров, первые входы элементов И подключенык вторьЬ управляюшим выходам сост-ветствующих регистров, а вторыевходы элементов И подключены к пер.вым управляюшим выходам последугющих регистров, второй вход последнего элемента И является первьм управляющим входом устройства,.третьи входы элементов И объединены и являются вторым управляющим входом устройства, введеныблоки контроля, коммутаторы, блоксравнения и блок управления, одинвход которого подключен к одномувыходу первого блока контроля,другие входы блока управления подключены к выходам блока сравнения,входы которого подключены к выходам второго блока контроля, входвторого блока контроля подключенк третьим входам элементов И,входы первой группы второго блокаконтроля подключены к другим выходам первого блока контроля,входы которого подключены к информационным входам первого коммутатора и являются информационнымивходами устройства, управляющийвход первого коммутатора являетсявторым управляющим выходом устройства и подключен к выходу блока управления и к управляющемувходу второго коммутатора, выходы которого подключены к входамвторой группы второго блока контроля и являются информационными выходами устройства, выходы первогокоммутатора подключены к соответствующиминформационным входампервого регистра, информационныевходы второго коммутатора подключены к информационным выходампоследнего регистра.Яа фиг. 1 приведена схема буФерного запоминающего устройства;на фиг. 2 - примеры выполненияпервого и второго коммутаторови блока управления; на фиг. 3пример выполнения коммутирующегоэлемента; на фиг. 4 - пример выполнения селектора окончания кадра аВуфериое запоминающее устройствосодержит коммутаторы 1, накопитель2, блок 3 управления, блоки 4 контроля, блок 5 сравнения, Накопитель 2 содержит элемент ИЛИ 6,м поразрядно соединенных регистров, каждый из которых содержити основных и к резервных информационных разрядов 7, а также разряд 8 признака сообщения, элемен2 О 30 40 ты И 9, Блоки 4 содержат блоки 10строчного контроля, селекторы 11окончания кадра и накопитель 12.Коммутаторы 1 содержат коммутирующиеэлементы 13, группы элементов ИЛИ14 и 15. Блок 3 управления содЕржит коммутатор 16 и К узлов 17управления, каждый из которых содержит П триггеров 18, группу элементов И 19, элемент ИЛИ 20, эле-мент И 21 н триггер 22, Коммутирующий элемент 13 содержит элементНЕ-И 23 и элемент И 24, Селектор 11окончания кадра содержит элементИ 25, тр:лггер 26, элемент ИЛИ 27,выход 28 триггера 26, вход 29 элемента 1 л 25, выход 30 элемента ИЛИ27, выход 31 триггера 26 и выход.32 селектора 11 Кроме того, буферное запоминающее устройство содержит инФормационные входы ЗЗ,входы 34 и выходы 35 накопителя 2,выходы 36 , управляющие входы 37-1и выходы 37-2., выходы 38-40 блоков4 контроля, выходы 41 блока 5сравнения, вход 42 и выход 43 блока 3 управления, управляющий нход44 устройства, выходы 45 и 46 ком-мутатора 6, ньмоды 47 узла 17.управления, входы 48 и 49 коммутатора 16, выходы 50 и 51 коммутирующих элементов 13 и выходы 52элементов ИЛИ 15,Накоп 1 лтель 12 выполнен аналогично накопителю 2, Число регистровн накопителе 12 соответствует числукадров текущей инФормации, котороеодновременно может находится в накопителе 2, Блок 5 сравнения предназначен для поразрядного сравнениясообщений о результатах строчногоконтроля на входе и выходе устройства, которые синфазно поступают на его входы 39 и 40. Он содержит П суглматорон по модулю 2,Селектор -т окончангля кадра работает следующим образом. В исходном состсянигл на выходе 28 триггера 26 имеется сигнал. Поэтому признак начала кадра (бит.1), поступающий на входы 29 элементов И 25, Формирует ча выходе элемента И 25-1 сигнал. Этот сигнал через элемент ИЛИ 27 поступает на выход 30 селектора, а также на вход триггера 26, который перебрасывается, при этом снюлается сигнал с выхода 28 и Формируется на выходе 31, Поэтому признак окончания кадра (бит. 2), поступающий на вход 29, Формирует сигнал на выходе элемента И 25-2, с которого поступает на второй вход триггера 26, который возвращается в исходное положение, а также на выход 32 селектора 11 и через элемент ИЛИ 27 на его выход 30. Во втором блоке 4-2 контроля, в селекторе 11-2 первый выход 30 не используется, поэтому на схеме он не показан.Допустим, что строчный контроль информации на входе и выходе в результате сравнения в узле 5 (фиг.1) обнаружил ошибку по второму разряду каналу сообщений текущего кадра. Это означает, что в цепи: коммутирующий элемент 13-2, выход 50-2, элемент ИЛИ 14-2, его выход 34-2, второй разряд 7-2 накопителя 2 (Фиг. 2), выход 35-2, коммутирующий элемент 13-1, выход 50-1, элемент ИЛИ 14-2 появилась неисправность. Тогда на вход 41 поступает сигнал с битом 1 в цепи второго разряда. Этот сигнал через коммутатор 16 поступает на вход триггера 18-2, который перебрасывается и на его выходе Формируется сигнал, который поступает на вход элемента И 19-2, а также через элемент ИЛИ 20 на нход элемента И 21. После окончания текущего кадра, поступающего на вход 42 блока 3 подается сигнал, который поступает на второй вход элемента И 21, на выходе которого формируется сигнал, поступающий на вход триггера 22. Триггер 22 перебрасывается и на его выходе,48 Формируется сигнал, поступающий на вход коммутатора 16, который при этом закрывает выход 45. (при кодновременно открывается выход 46). Кроме того, сигнал с выхода 48 триггера 22 поступает на вторые входы элементов И 19. При этом на выходе 43-2 элемента И 19"2 фор мируется сигнал, поступающий в коммутаторах 1-1 и 1-2 через элементы ИЛИ 15-2, 15- П на входы элементов 13-2, 13-и. При этом комму- . тирующие элементы 13-2, 13-П сО- единяют свои входы 33 и 35 с выходами 51-2, 51-й. Поэтому в сообщениях очередного кадра 1 разряд проходит с входа 33-1 через элемент 13-1, его выход, 50-2 и элемент ИЛИ 14-1 коммутатора 1-1 на вход 34"1 накопителя 2 и с его вы. хода 35-1 через элемент ИЛИ 14-1 коммутатора 1-2 на выход 36-1. Остальные разряды, начиная со второго, поступают на входы 33"2, 33-П через элементы 13-2, 13-П, их выходы 51-2, 51- П и элементы ИЛИ 14- П, 14 (Ь+ К) коммутатора 1-1 на входы 34-п, 34 (п+к) накопителя 2 и с его выходов 35-п, 35 (и+К) через элементы 13-2, 13-П, их выходы 51-2, 51-П и элементы ИЛИ 14-2, 14- П коммутатора 1-2 на выходы Зб, 36-й. При этом исключается неисправный второй канал. Одновре 1053163менно сигнал с выхода 43-2 блока 3поступает на выход устройства длярегистрации неисправного канала.После окончания работы на вход 44поступает сигнал сброса, которыйпоступает на вторые входы триггеров 18 и 22 и возвращает их в исходное состояние, при котором снимаются сигналы с их выходов. Затемуточняется и устраняется неисправность во втором канале передачиданных. 10 25 40 Буферное запоминающее устройствоработает следующим образом.Если на выходе 37-2 накопителя2 имеется сигнал, то на вход 33поступают сообщения текущего кадра. В начале поступает признак начала кадра, а затем информационныесообщения и, после передачи инФормационных сообщений, признакокончания кадра, В качестве признаков начала и окончания, кадровможет быть выбраы, например,код 0 01. Сообщения с входа33,подаются на вход коммутатора1-1 и блока 4-1, в котором посту.пают на вход узла 10-1, где суммируются поразрядно, а признаккадра, кроме того, поступает и навход 29 селектора 11-1, на выходе30 которого Формируется сигнал,поступающий на вход 42. блока 3.С выхода 34 первого коммутатора 1-1 сообщения подаются в. накопитель 2 и поступают на выходы 35первого регистра и запоминаютсяв разрядах 7, а также через элемент ИЛИ 6 на вход разряда 8-1 признака сообщения, который перебрасывается. При этом снимается сигнал с выхода 52 разряда 8-1(а значит и с выхода 37-2 устройства) и формируется на выходе 53,с которого поступает на вход узла9-1. Если второй (следующий) регистр свободен, то .о выхода 52 разряда 8-2 на второй вход элемента9-1 также поступает сигнал. В этомслучае при поступлении тактовогосигнала ТИ на третий вход элемента 9-1, на его выходе Формируетсясигнал перезаписи, поступающий насчитывающие входы разрядов 7 и 8-1,Поэтому сообщение из первого регистра переписывается во второй.При записи в разряд 8-2 признакасообщения этот разряд перебрасывается, При этом снимается сигналс его выхода 52 и формируется навыходе 53, с которого поступаетна вход элемента 9-2, который подготавливается для перезаписи сообщения из второго в третий регистры.Одновременно, при перезаписисообщения из первого в второй ре гистр в разряде 8-1 снимается сигнал с выхода 53 и формируется на выходе 52, с которого поступает на выход 37-2 устройства, В ответ на этот сигнал на вход 33 поступает следующее сообщение.При записи сообщения в последний регистр в разряде 8-Ф снимается сигнал свыхода 52 и формируется на выходе 53, с которого по- ступает на вход элемента 9-й. Если при этом сопрягаемое устройство готово к приему сообщения, то на вход 37-1 устройства поступает сигнал, который подается на вход 52 элемента 9-й. Поэтому очередной тактовый сигнал ТИ Формирует на выходе элемента 9- в сигнал перезаписи, которым сообщение из последнего регистра переписывается на вход 35 второго коммутатора 1-2, с выхода котррого поступает на выход 36 устройства и на вход второго блока 4-2 контроля. При этом сообщения поступают на вход узла 10-2, в котором суммируются поразрядно, а признаки кадра поступают также и на вход 29 селектора 11-2.При поступлении на вход 33 устройства признака окончания кадра, признак кадра поступает на вход 29 селектора 11-1 первого блока 4-1 контроля. При этом на выходах 30 и 32 селектора 11-1 формируются сигналы, Сигнал с выхода 32 селектора 11-1 поступает на считывающий вход узла 10-1, на выход 38 которого поступает результат построчного суммирования битов сообщений данного кадра информации, который поступает на. вход накопителя 12 и, аналогично накопителю 2, продвигается к выходу 40.Сигнал с выхода 32 селектора 11-1 кроме того, поступает и .на вход 38 накопителя 12. Этот сигнал необходим для Формирования признака сообщения в том случае, когда результат построчного суммирования в узле 10-1 в узле равен нулю. Это необходимо для обеспечения синфазного сравнения результатов контроля в блоках 4-1 и 4-2.Признак окончания кадра с выхода 36 второго коммутатора 1-2 посту пает в блок 4-2, и признак кадра подается на вход 29 селектора 11-2, на выходе 32 которого Формируется сигнал. Этот сигнал поступает на входы накопителя 12 и узла 10-2, на выходы 40 и 39 которых синфазно поступают результаты строчного контроля текущего кадра на входе и выходе устройства, Эти результаты поступают на входы узла 5, в котором осуществляется их поразрядное сравнение. Результаты такого сравнения поступают на выход 411053163 ис Т узла 5, с которого подаются на входблока 3, в котором запоминаются. Если биты сравниваемых разрядов равны, то на соответствующие выходы 41 поступает нулевой бит, при, неравенстве сравниваемых битов, на соответствующий выход 41 поступает единичный бит. Если какой-либо из .основных 1, 2П каналов вышел иэ строя в процессе передачи информации, то очередной сигнал, поступивший на вход 42 блока 3, формирует на его выходе 43 управляющий сигнал, поступающий на выход устройства для регистрации,а также на входы коммутаторов 1-1 и 1-2. При этом первый коммутатор 1-1 исключает неисправный основной канал путем смещения соответствующихразрядов в область резервных Кканалов, .а второй коммутатор 1-2возвращает смещенные разряды на ос 5 новные 1, 2 И выходы,Предложенное устройство .позволяет повысить надежность (достоверность) передачи данных так как воз-.никающие .неисправности при переда 10 че данных устраняются автоматическипо результатам контроля информациина входе и выходе устройства. Этоособенно важно в тех случаях,когда .отсутствует возможность по 15 лучения повторной информации, например при телеметрических измерениях летательных аппаратов, 1053163н Э 4 5 т" г. Уагород, ул. Проектная, 4 лиал ППП "П з 8882/50 . Тираз 594 ВНИИПИ Государств по делам иэобр 113035, Москва, Жогниаущ Подпикомитета ССи открытийкая наб., д