Запоминающее устройство с обнаружением и исправлением ошибок

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик рц 959167(22) Заявлено 18.12. 80 (2 3219106/18-24 Р 1 М Кз 6 11 С 29/00 с присоединением заявки йо(23) Приоритет Государственный комитет СССР по делам изобретений н открытий1 Опубликовано 150982. ьюллетень Мо 34 Дата опубликования описания 15,0982 33 УДК 681. 327. изобретения В.К.Конопелько 1 Заявитель ский радиотехнический инстит 54) ЗАПОМИНИОЦЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИ И ИСПРАВЛЕНИЕМ ОШИБОКИзобретение относится к запоминающюю устройствам и может быть использовано при производстве больших интегральных схем запоминающих устройств (ЗУ) с произвольной выборкой, с высоким. быстродействием.и надеж-. ностью, имеющих большую площадь кристалла.Известно устройство, содержащее матрицу элементов памяти,. схемы ло" гики обрамления и коррекции, позволя. ющие производить коррекцию одного отказавшего элемента памяти в каждой строке матрицы и во всей матрице 1) .Недостатком этого устройства является низкая надежность.Наиболее близким техническим решением к изобретению является ЗУ с обнаружением и исправлением ошибок, содержащее дешифратор адреса .слова, соединенный с адресными шинами матрицы элементов памяти, разрядные шины которой соединены с выходами первых вентилей и информационными входами первого блока считывания, управляющие входы которого с выходами лешифратора адреса разряда, первыми входами первого блока хра"- нения признака ошибки и первыми входами первых вентилей, вторые входыкоторых соединены с шиной записи,вторыми входами вторых вентилей,входами д, К, В и 7 К -триггера и Первым входом сумматора по модулю два,третьи входы - с шиной управления,третьими входами вторых вентилей;цходы дешифраторов адреса слова и О разряда, первым входом выходногоблока, четвертые входы с выходомпервого элемента И, первым входомсоединенного с шиной разрешения записи, управляющих (счетным) входомЛК-триггера, первым входом второгоэлемента И, управляющим (счетным)входом первого КБ-триггера и инвертирующим входом первого эле"мента И-НЕ, второй вход первогоэлемента И-НЕ соединен с выходомпервого ВЗ-триггера, установочнымвходом й соединенного с первымэлементом ИЛИ, входы первого элемента ИЛИ соединены с выходами пер.вого блока хранения признака ошиб ки и первыми входами дешифратораобращения к дополнительным элементам памяти, выходы дешифратора об.ращения к дополнительным элементампамяти соединены с первыми входами 30 вторых вентилей и с управляющимивходами второго блока считынания, информациснные входы второго блока считывания соединены с разрядными щинами дополнительных элементов памяти и выходами вторых вентилей, выход второго блока считывания сое динен с первым входом третьего элемента И, первый вход четвертого элемента И соединен с выходом первого блока считывания и вторым входом сумматора по модулю два, выходы тре тьего и четвертбго элементов И соединены через второй элемент ИЛИ с вторым входом выходного блока, выход второго элемента И соединен с первым нходом третьего элемента ИЛИ, 15 выходом соединенного с четвертыми входами вторых вентилей, выходы сумматоров по модулю два, ЮК-триггера, первого элемента И-НЕ соединены с входами пятого элемента И, выходом соединенного с первым входом первого блока занесения признака ошибки, второй вход первого блока занесения признака ошибки соединен с шиной установки в нуль, первый и вторые выходы 5 с вторым и.третьими входами первого блока Хранения признака ошибки 2 .Недостатком этого устройства является то, что в нем производится коррекция всего разряда, если неисправен один или несколько элементов памяти, что требует большого количества дополнительных элементов памяти в матрице, н результате снижается надежность устройства.Цель,.изобретения - повышение на- З 5 дежности устройства.Поставленная цель достигается тем, что в запоминающее устройство с обнаружением и исправлением ошибок, содержащее дешифраторы адреса, ло гические блоки, блоки считывания, матрицу основных запоминающих элементов, дополнительные запоминающие элементы, первыйдополнительный накопитель; триггеры, сумматор по мо. 45 дулю два, группы элементов И; блок вывода данных, первый элемент И, элемент ИЛИ и элемент И-НЕ, причем адресные входы основных запоминающих элементов соединены с выходами первого дешифратора адреса, информационные входы - с первыми выхода" ми элементов И первой группы, а выходы с вторыми выходами элементов И первой группы и информационными входами первого блока считывания, выход которого подключен к первому входу сумматора по модулю два и первому входу первого логического блока, первый выход которого подключен к первым входам элементов И второй группы, управляющие входы, первого блока считывания соединены с одними из входов второго логического блоКа, выходами нторого дешифратора адреса и первыми входами элементов 65 И первой группы, вторые входы элементов И первой и второй групп подключены к второму входу сумматора по модулю два и установочным входам первого триггера, третьи входы элементов И первой и второй групп соединены с управляющими входами дешифраторов адреса, нходами дополнительных запоминающих элементов и первым входом блока вывода данных, второй вход которого подключен к второму выходу первого логического блока, третий выход которого соединен с чет. вертыми входами элементов И первой группы, четвертые входы элементов И второй группы подключены к выходам элементов И третьей группы и управляющим входам второго блока считывания, информационные входы которого соединены с выходами дополнительных запоминающих элементов и перными выходами. элементов И второй группы, вторые выходы которых подключены к информационным входам дополнитель- ных запоминающих элементов, второй и третий входы первого логического блока соединены соответственно с выходом второго блока .считывания и со счетными входами первого и второго триггеров и инверсным входом первого элемента И-НЕ, первые и вторые вхо-. ды элементов И третьей группы подключены соответственно к выходам второго логического блока и входам первого элемента ИЛИ, выход которого соединен с установочным входом второго триггера, выход которого подключен к прямому входу первого элемента И-НЕ, выход которого и выходы первого триггера и сумматора по модулю два соединены соответственно с входами первого элемента И, выход которого подключен к первому и второму входам первого дополнительного накопителя, выходы которого соедине. ны с другими входами второго логического блока, а третий вход является установочным входом устройства, управляющие входы дешифраторов адреса объединены и являются управляющим входом устройства, а счетный вход первого триггера и второй вход сумматора по модулю два - соответственно входом разрешения записи и входом записи устройства, выходом которого является выход блока вывода данных, введены второй дополни". тельный накопитель, третий:.триггер, второй и третий элементы И, второй и третий элементы ИЛИ, второй элемент И-НЕ и блок местного управления, адресные входы которого подключены к выходам первого дешифратораадреса, управляющие входы - к выходамвторого дополнительного накопителя, а выходы - соответственно к третьему и четвертому входам элементов И третьей группы и входам второгоУстРойство работает следующим образом.В исходном состоянии (при включении источника питания) нсе элементы памяти 44 и 49 блоков 10 и 3425 чстанавливаются в нулевое состояниенулевым сигналом на входе 66 поочередным опросом разрядов матрицы 1дешифратором 4. При этом единичныесигналы на выходах элементон ИЛИ 5430 и 64 держат открытыми элементы И 4548, а в регистры 50 и .59 по входу66 заносится информация ф 100.При изготовлении в элементы памяти55 и 58 заносится постоянная информация в зависимости от числа исправляемых запоминающих элементов 2матрицы 1. Так, например при исправлении трех запоминающих элементов 2,в элементах памяти 55 и 58 хранятся три двухзарядных слона ф 10, 4010111111При записи информации на входы11, 9 и 15 устройства, подаются соответственно сигналы записи, разрешения записи и управления. При45 этом происходит возбуждение выходов дешифраторов 3 и 4 в соответствии с кодом адреса. Возбужденныевыходы дешифратора 3 и сигнал навходе 15 подключают запоминающие50 элементы 2 накопителя 1 выбранногослова в запоминающие элементы 17к входам б и 18 блоков 5 и 19,кроме того, возбужденные выходы дешифраторов 3 и 4 подключают элемен ты памяти 44 и 49 к элементам ИЛИ24 и 25 и к входам элементов И 21.При этом, если опрашивается элемент2 матрицы 1 который не был дефектен в предыдущих тактах работы, то 60 либо в блоке 10, либо н блоке 34,либо в обоих блоках 10 и 34 хранится число ф 00. На выходах элементов И 21 устанавливаются нулевые сигналы, а на выходе элементаИ 28 установится нулевой сигнал, который откроет элемент И 42. При этом элемента ИЛИ, выход которого соединен с первым входом второго элемента И и установочным входом третьего триггера, счетный вход которого подключен к счетному входу второго триггера, а выход - к прямому входу второго элемента И-НЕ, инверсный вход которого соединен синверсным входом первого. элемента И-НЕ, а выход - с одним из входов третьего элемента И, другие входы которого подключены к другим входам первого элемента И, а выход соединен с первым входом третьего элемента ИЛИ, выход которого подключен к четвертому входу первого логического блока, пятый вход которого соединен с выходом второго элемента ИЛИ, второй вход которого подключен к вы-. ходу первого элемента ИЛИ, второй вход третьего элемента ИЛЙ соединен с первым и вторым входами второго дополнительного накопителя, третий и четвертый входы которого подключены соответственно к третьему и четвертому входам первого блока местного управления.На чертеже изображена функциональная схема предложенного устройства.Устройство содержит матрицу 1 основных запоминающих элементов 2,первый 3 и второй 4 дешифраторы адреса, первый блок 5 считывания с информационными входами б,.первую группу элементов И 7, первый логический блок 8, вход 9 разрешения записи, второй логический блок 10, вход 11 записи, вторую группу элементов И 12, сумматор 13 по модулю два первый триггер 14, управляющий вход 15, блок 16 вывода данных, дополнительные запоминающие элементы 17 с выходами 18, второй блок 19 считывания с управляющими входами 20, третью группу элементов И 21, вы. полняющую функции дешифратора обращения к дополнительным запоминающим элементам, со входами 22 и 23, первый 24, второй 25 и третий 26 элемен ты ИЛИ, первый 27 и второй 28 элементы Й, второй 29 и третий 30 триггеры, третий элемент И 31, первый 32 и второй,33 элементы И-НЕ, блок 34 местного управления с выходом 35, первый 36 и второй 37 дополнительные накопители. Первый логический блок содержит четвертый элемент И 38., чет вертый элемент ИЛИ 39, пятый 40, шестой 41 и седьмой 42 элементы И и пятый элемент ИЛИ 43.Второй логический блок содержит первую группу элементов памяти 44 и восьмой 45 и девятый 46 элементы ИБлок местного управления содержит десятый 47 и одинадцатый 48 элементы И й вторую группу элементов памяти 49. Первый дополнительный накопительсодержит первый регистр 50 сдвига,двенадцатый 51, тринадцатый 52 ичетырнадцатый 53 элементы И, шестойэлемент ИЛИ 54, третью группу эле 5 ментов памяти 55, пятнадцатый 56 ишестнадцатый 57 элементы И.Второй дополнительный накопительсодержит четвертую группу элементовпамяти 58, второй, регистр 59 сдни 10 га, семнадцатый 60, восемнадцатый 61,девятнадцатый 62 и двадцатый 63 эле 1менты И, седьмой элемент ИЛИ 64 и,двадцать первый элемент 65.На чертеже обозначены установочный15 вход 66 и выход 67 устройства.Количество слов, хранимых в элемен.тах памяти 55 и 58, равно количествуразрядов регистров 50 и 59.сигнал разрешения записи на входе 9открывает элементы И 7 для записивходной информации в матрицу 1. Вто же время, нулевой сигнал с выхода триггера 14 поступает черезэлементы И 27 и 31, элемент ИЛИ 26на второй вход элемента ИЛИ 39, напервый вход которого поступает нулевой сигнал с выхода элемента И 38. На выходе элемента ИЛИ 39 устанавливается нулевой сигнал, который удер О живает элементы И 12 в закрытом состоянии. При снятии сигнала разрешения записи запись. информации в опрашиваемый элемент 2 матрицы 1 и информации 15 элементов памяти 55 и 58 (поскольку 60 в регистрах 50 и 59 хранится число1 ф 100 ф). Хранимое число в элементах памяти 55 и 58 перезаписывается в элементы памяти 44 и 49 опрашиваемого разряда и слова и одновременно, поступая на входы элементов 65 с выходов элементов ИЛИ 24 и 25 и триггеров 20 и 30 прекращается, и происходит контрольное считывание записанной информации с опрашиваемо го элемента 2 матрицы 1 и сравнение 20 ее на сумматоре 13 с входной информацией на входе 11, Наряду с этим при снятии сигнала разрешения записи на выходе триггера 14, появится единичный сигнал, который открывает элементы И 27 и 31, на входах которых присутствуют. либо нулевые сигналы, либо нулевой и единичный сигналы, соответствующие нулевым, или Йулевому и единичному сигналам на выходах триггеров 29 и 30. Тогда, если опрашивается исправный запоминающий элемент 2,: то на выходе сумматора 13 и выходах элементов И 27 и 31 устанавливаются нулевые сигналы, которые., проходя через элементы ИЛИ 54 и 64, закрывают элементы 45- 48, а проходя через. элементы И 51 и 60, закрывают элементы И 52 и 56 и не приводят к сдвигу информации в регистрах 50 и 59. На выходе элемен таИЛИ 39 по-прежнему устанавливается нулевой сигнал, удерживающий элементы И 12 в закрытом состоянии.В случае, если опрашивается дефектный запоминающий элемент 2 и на 45 выходах триггеров 29 и.30 устанавливаются нулевые сигналы, указывающие на то, что в элементах памяти 44 и 49 блоков 10 и 34 хранятся нулевые сигналы, то на выходе сумматора 13 50 и выходах элементов И 27 и 31 появляются единичные сигналы, которые проходя через элементы И 54 и 64, элементы И 51 и 60, элементы ИЛИ 26 и 39, открывают элементы И 45-48, 55 элементы И 12 и элементы И 52, 56, 61 и 62, При первоначальном обнаружении дефектного запоминающего элемента 2 опрашивается первая строка . И 21, открывает один из элементовИ 12. При этом происходит записьвходной информации со входа 11 в дополнительный запоминающий элемент 17.После снятня сигнала записи на выходе 14 появляется нулевой сигнал,который, проходя через элемеыты И 27,31, 51 и 60, сдвигает на один разряд информацию в регистрах 50 и 60,сдвиг информации в которых осуществляется по заднему фронту счетногосигнала. После. этого в регистрах 50и 59 хранятся числа 0100.Если в следующих тактах работыустройства опрашивается второй дефектный запоминающий элемент 2 издругого разряда и слова матрицы 1,то работа устройства происходитаналогично выше описанному, но вэлементы памяти 44 и 49 этого разря.да и слова записывается число, хранящееся во второй строке элементовпамяти 55 и 58. Поскольку это число отличается от числа, хранимогов первой строке, то и входная информация заносится в следующий дополнительный запоминающий элемент 17.Информация в регистрах 50 и 59 приэтом сдвигается еще на один разряд,т.е. в них будет хранится числоф 00100 фф,Если же в следующих тактах работыустройства опрашивается следующийдефектный элемент 2 матрицы 1, причем на выходе одного .из триггеров29 или 30 установится единичныйсигнал, то на выходе одного из элементов И 27 или 31 появится нулевой сигнал., а, на выходе другого иээлементов И 27 или 31 - единичныйсигнал. Тем самым, в элементы памяти 44 и 49 ( находящиеся в нулевомсостоянии) записывается число, хранимое в опрашиваемой строке элементов памяти 55 и 58. Входная информация заносится в следующий запоминающий элемент 17. Информация водном из регистров 50 и 59 при этомсдвигается еще на один разряд.Например, в запоминающие элементы 17 входная информация заноситсяпо адресу 1010, 1001, 1011, 0110,0101, 0111, 1110, 1101, 1111 приисправлении трех отказавших эле- .ментов 2 матрицы 1.Если при записи информации оЬра-"шивается дефектный элемент памяти,обращение к которому произошло впредыдущих тактах, что определяетсяналичием единичных сигналов в элементах памяти 44 и 49, то на выходеэлементов ИЛИ 24 .и 25 появятся единичные сигналы,. которые, проходя через элементы И 28 и 42 закроют элементы И 7 для записи информации, апроходя черезэлементы И 28 и 38 иэлемент ИЛИ 39, откроют элементыИ 12 для записи входной информациив запоминающие элементы 17, Послеснятия сигнала разрешения записи навыходе элементов И-НЕ 32 и 33 устанавливаются нулевые сигналы, которыеудерживают закрытыми элементы И 4548, элементы И 52, 56, 61 и 62, врезультате информация в регистрах 50и 59 остается без изменения,В режиме считывания сигналы повходам 11 и 9 отсутствуют. При этом.элементы И 7, 19, 45-47 и 49 заперты,а сигнал о состоянии опрашиваемогоэлемента 2 матрицы 1 поступает с выхода блбка 6 на первый вход элемента,И 41. На второй вход элемента И 40поступает сигнал с выхода блока 19.Если опрашивается исправный элемент 2, то в элементах памяти 44 и .49 опрашиваемого разряда и слова хранятся либо нулевые числа,либо нулевое около иэ них. Тогдана выходе элемента И 28 устанавливается нулевой сигнал. Этот сигналоткрывает элемент И 41 и закрываетэлемент И 40, тем самым на выходе,элемента ИЛИ 43 и на выходе блока16 появляется сигнал с исправногоэлемента 2 матрицы 1.Если же опрашивается дефектныйэлемент 2, то в элементах памяти 44и 49 опрашиваемого разряда и словахранится отличное от нуля число, ина выходах элементов И 24, 25 и 28устанавливаются единичные сигналы,Кроме того, на одном из выходов 20элементов И 21 появляется единичныйсигнал, который опрашивает один иззапоминающих элементов 17, и на выходе блока 19 появляется сигналкоторый, проходя через элемент И 40,элемент ИЛИ 43 и блок 16, появляется на выходе 67 устройства.Технико-экономическое преимущество предложенного устройства заключается в его более высокой надежности, так как в нем используетсязначительно меньше, чем в известном,дополнительных запоминающих элементов.Формула изобретенияЗапоминающее устройство с обнаружением и исправлением ошибок, содержащее дешифраторы адреса логические блоки, блоки считывания, матрицу основных запоминающих элементов, дополнительные запоминающие элемен.- ты, первый .дополнительный накопитель, триггеры,. сумматор по модулю два, группы элементов И, блок вывода данных, первый элемент И, элемент ИЛИ и элемент И-НЕ, причем адресные входы основных запоминающих элементов соединены с выходами первого дешифратора адреса, информационные входы 1: первыми выходами элементов И первой группы, а выходы - с вторымивыходами элементов И первой группыи информационными входами первогоблока считывания, выход которогоподключен к первому входу сумматорапо модулю два и первому входу первого логического блока, первый выходкоторого подключен к первым входамэлементЬв И второй группы, управляю щие входы первого блока считываниясоединены с одними из входов второгологического блока, выходами второгодешифратора адреса и первыми входамиэлементов И первой группы, вторые 15 входы элементов И первой и второй.,групп подключены к второму входу сумматора по модулю два и установочнымвходам первого триггера, третьи входы элементов И первой и второй групп 20 соединены с управляющими входами дешифраторов адреса, входами дополнительных запоминающих элементови первым входом блока вывода данных,второй вход которого подключен к. вто.25 рому выходу первого логического блока, третий выход которого соединен счетвертыми входами элементов И первой группы, четвертые входы элеМентов И второй группы подключены к 30 выходам элементов И третьей группыи управляющим входам второго блока.считывания, информационные входыкоторого соединены с выходами дойолнительнчх запоминающих элементов и 35 первыми выходами элмнтов И второй группы, вторые выходы которыхподключены к информационным входамдополнительных запоминающих элементов, второй и третий входы перво го логического блока соединены соответственно с выходам второго блокасчитывания и со .счетными входамипервого и второго триггеров и инверсным входом первого элемента И-НЕ, 45 первые и вторые входы элементов Итретьей группы подключены соответственно к выходам второго логическогоблока и входам первого элемента ИЛИ,выход которого соединен с установочным входом второго триггера, выход 50 которого подключен к прямому входупервого элемента И-НЕ, выход которого и выходы первого триггера и сумматора по модулю два соединены соответственно с входами первого элемен та И, выход которого подключен к первому и второму входам первого дополнительного накопителя, выходы которого соединены с другими входами второго логического блока, а 60 третий вход является установочнымвходом устройства, управляющие входы дешифраторов адреса объединеныи являются управляющим входом устройства, а счетный вход первого триг гера и второй вход сумматора по мо959167 12 Тираж,622 Подписи Заказ 7050 ВНИИПИ ФилиалеУжгород, ул.Проектн П "Патент дулю два - соответственно входом разрешения запис;. и входом записи устройства,выходом которого является выход блокавывода данных, о т л и ч а ю щ е е с я тем,что с целью повышения надежности устрой -ства, оно содержит второй дополнительный накопитель, третий триггер,второй и третий элементы И, второйи третий элементы ИЛИ, второй злемент И-НЕ и блок местного упрайления, адресные входы которого подклю Очены к выходам первого дешифратора адреса, управляющие входы - квыходам второго дополнительного накопителя, а выходы - соответственнок третьему и четвертому входам элементов И третьей группы и входам вто-.рого элемента ИЛИ, выход которогосоединен с первым входом второгоэлемента И и установочным входом третьего триггера, счетный вход которого подключен к счетному входу вто,рого триггера, а выход - к прямомувходу второго элемента И-НЕ, инверсный вход которого соединен с инверсным входом первого элемента И-НЕ,а выход - с одним иэ входов третьего элемента И, другие входы которого подключены к другим входам первого элемента И, а выход соединенс первым входом третьего элементаИЛИ, выход которого подключен к четвертому входу первого логическогоблока, пятый вход которого соединенс выходом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента ИЛИ, второй входтретьего элемента ИЛИ соединен с первым и вторым входами второго дополнительного накопителя, третий и четвертый входы которого подключенысоответственно к третьему и четвертому входам первого блока местногоуправления. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 602995, кл. С 11 С 29/00, 19762. Авторское свидетельство СССР