Устройство для сложения п-разрядных десятичных чисел

Союз СоветсникСоцюапнстнчесннкреснубяню ОП ИСАНИИИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДИТЕЛЬСТВУ(23)йриоритет 9 кударстеаввй кеюитет СССР в делаю взебуетений н етерцтнй(088.8) Опублнковано 23.01.82. Бюллетень,%3 йата опублнковання опнсаннв 25,01,82 Ю, И. Баженов, В, В, Роздобара и Г. В. Кремез(72) Авторы изобретения Военный инженерный Краснознаменный институт им. А.Ф. Можайского(54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ и-РАЗРЯДНЫХ ДЕСЯТИЧНЫХЧИСЕЛ Изобретение относится к автоматикеи вычислительной технике и может бытьиспользовано в специализированныхвычислительных машинах,Известно устройство для сложениядесятичных чисел, которое позволяетосуществить коррекцию результата суммирования за один такт 1.1 а.Недостатками этого устройства явФляются необходимость коррекции резуль.тата и использование в декадах кодабез ошибкообнаруживающей способности,Наиболее близким по технической сущности к предлагаемому изобретению является устройство для словения празрядных десятичных чисел, в котором для представления каждой десятичной цифры используется фибоначчиевая система счисления и исключается коррекция результата сложения. Каждый разряд устройства включает четыре сумматора сложения двух чисел и элемент ИЛИ 23. Недостатком известного устройстваявляется то, что в случае возникновения переноса в 1-й десятичный раз"ряд требуется дополнительный тактсложения на суммирование единицы пе"реноса и суммы цифр в этом разряде.Это приводит к снижению быстродействия работы сумматора десятичных чисел.Цель изобретения - повышениебыстродействия устройства суммирования десятичных чисел.Поставленная цель достигаетсятем, что в устройстве для сложенияи-разрядных десятичных чисел, каждый -й разряд которого (1 щ 1,2,и)содержит четыре двоичных сумматора ипервый элемент ИЛИ, выходы суммыпервого, второго, третьего и четвертого двоичных сумматоров данногоразряда устройства подключены к выходам суммы данного разряда устройства соответственно, первый и второй входы второго, третьего и чет 3 9002 вертого двоичных сумматоров данного разряда устройства подключены к входам первого и второго операндов данного разряда устройства соответственно, выходы переносов второго и 5 третьего двоичных сумматоров данного разряда устройства подключены к первому и второму входам первого элемента ИЛИ данного разряда устройства соответственно, выход переноса тре - 1 в тьего двоичного сумматора данного разряда устройства подключен к третьему входу четвертого двоичного сумматора данного разряда устройства, выход переноса которого подключен к выходу переноса из данного 1-го раз" ряда устройства в 1+1)-й разряд устройства, в каждый 1-й разряд устройства введены элемент И, второй элемент ИЛИ и блок формирования операндов первого двоичного сумматора и переносов в первый, второй и тре" тий двоичные сумматоры, первый, второй, третий и четвертый двоичные входы которого подключены к входу 2 переноса из (1-1)"го разряда. устрой ства в данный 1-й разряд устройства, к первому и второму операндам 1-го разряда устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разряда устройства соответственно, а первый второй третий, четвертый и пятый выходы подключены к первому, второму, третьему входам первого двоич 3 ного сумматора данного разряда устройства, к первому входу элемента И данного разряда устройства и к первому входу второго элемента ИЛИ данного разряда устройства соответственно, второй вход второго элемента ИЛИ подключен к выходу переноса второго двоичного сумматора данного разряда устройства, второй вход элемента И подключен к выходу пере 4 носа первого двоичного сумматора данного разряда устройства.Кроме того, блок формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов И и четыре элемента НЕ, причем первый вход блока подключен к первым входам пер-, вого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и ко второму входу первого элемента И, выход первого эле 82мента НЕ подключен ко второму входу второго. элемента ИЛИ, выход которого подключен ко второму входу первого элемента ИЛИ,выход которого подключен к первому выходу бло- ка, второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно, выход первого элемента И подключен к первым входам третьего и четвертого элементов И, третий вход блока подключен ко второму входу трвтьего элемента И, к первому входу второго элемента. ИЛИ и ко входу второго элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, выход которого подключен ко второму входу второго элемента ИЛИ, выход третьего элемента И подключен к первым входам пятого и шестого элементов И, четвертый вход блока подключен ко второму входу пятого элемента И, к первому входу третьего элемента НЕ, выход которого подключен ко второму входу шестого элемента И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход четвертого элемента НЕ подключен к четвертому выходу блока, пятый выход которого подключен к выходу пятого элемента. И и ко входу четвертого элемента НЕ.На чертеже приведена функциональная схема одной декады устройства.Схема состоит из четырех трехвходовых однозарядных двоичных сумматоров 1.-ч, элементов ИЛИ 5 и 6, элемента И 7 и блока 8 логических элементов, которьй состоит из четырех элементов НЕ 9-12, шести элементов И 13-18, и трех элементов ИЛИ 19-21.В данном устройстве на входы блока 8 логических элементов )-го разряда поступают сигналы .от первого и второго операндов и переноса из(1-1)-го разряда, от первого и второго операндов и переноса от второго и третьего трехвходовых одноразрядных двоичных сумматоров данного десятичного разряда. Если из этих четырех сигналов один нулевой, то блок логических элементов передает единичные сигналы на входы первого трехвходового одноразрядного двоичного сумматора данного десятичного разряда, и суммирование осуществляется без блока 8.Если все сигналы на входе блока 8 единичные, то сложение в младшем282 бтак как одновременно переносы Р иР из блока логических элементов)возникнуть не могут по тем же причинам, что и в предыдущем случае.Элемент И 7 введен для реализации сложения четырех единиц в млад" Вем разряде декады. По входу он подсоединен к выходу Р блока логических элементов и в случае появления четырех единиц на входах блока логи" ческих элементов этот элемент блокирует распространение переноса Р,.Блок 8 логических элементов введен для реализации сложения в млад.шем разряде декады. Он состоит из логических элементов 9-21, соединенных в соответствии с Формулами для реализуемых блоком логических функций 3, Зд Мз, Рт . Блок логических элементов соединен на основании правил суммирования в разрядах декады с сумматорами 1 и 3, а также с элементом И , т.е. выходы 3, 3, У подключены к первому, второму и третьему входам сумматора 1, перенос Р через элемент ИЛИ 6 подается на вход сумматора 3, а выход Р подключен к входу элемента И 7. Входы установки нуля не показаны. Устройство работает следующим образом.Одновременно на входы декады устройства поступают суммируемые десятичные цифры А и В в нормальной Форме системы Фибоначчи и перенос из младшей декады Р, Формируются переносы и первая промежуточная циФра, затем осуществляется подсуммирование переносов и блокирование переноса из младшего разряда декады в случае четырех единиц на входе блока логических элементов, образование второй промежуточной цифры и новых переносов и так до тех пор, пока не прекратится образование переносов и на выходах сумматоров 1"4 не образуется код суммы, В дальнейшем этот код переписывается на нормализатор, где с помощью операции свертки про" исходит нормализация кода результата.а) А 4,В 4, Р 1 1 2 34+4+1 щ 91 О 1 О А 1 О 1 О В 5 900разряде с весом 1) осуществляется всоответствии с правилом 1+1+1+11 иформируется перенос в разряд с весом3. Это достигается тем, что блок 8логических элементов выдает на входы зпервого трехвходового одноразрядногодвоичного сумматора данного десятичного разряда единицы, блокирует выход переноса этого сумматора и формирует перенос, поступающий на вход отретьего трехвходового одноразрядного двоичного сумматора данного десятичного разряда.В соответствии с этим блок 8 логических элементов реализует следую зщие логические функции:,-Ра,6,ЧЬ,у Ра Ф (Р Ч Р Ъ Ч (У Ч Р )РраЬ С ЧР ),где Р - перенос из предыдущего десятичного разряда;Р, Р - переносы из второго и третьего разрядов данной декады;г 5а В - двоичные цифры разрядов данных декад слагаемых;Р - перенос в третий разряд дан,ной декады,Одноразрядные сумматоры 1-4 представляют обычные в классической двоичной арифметике сумматоры, котоыесоответствуют разрядам с весом 1,2,3,5 и соединены между собой цепямипереносов на основании правил суммирования в разрядах декады, т.е.эюперенос Р подается через элементИ 7 на вход сумматора 2 перенос Вчерез элемент ИЛИ 6 на вход сумматора 3 и через элемент ИЛИ 5 - на вход4 вблока логических элементов, переносР - на вход сумматора 4 и через эле.мент ИЛИ 5 - на вход блока логических элементов, перенос Рь - переносв следующую декаду.Элемент ИЛИ 5 введен для того,45чтобы блок логических элементовимел четыре входа. Он не искажаетрезультата суммирования, так как одновременно переносы Р и Рз возник"нуть не могут из-за того, что навход декады подаются коды в нормальной форме, т.е. наличие единиц во втором и третьем разрядах декады одно"временно невозможно.Элемент ИЛИ 6 введен для реализации сложения четырех единиц в младшем разряде декады. Этот элемент неискажает результата суммирования,900282 1 О 0 0 7 Первая промежуточная сумма Возникшие перенос.ыБлокируемый пе- ренос как нет необходимости выполнять дополнительный такт сложения при наличии переноса в данную декаду иэмладшей. Формула изобретения1 0 0 1 Вторая про- М межу тоцнаяма и 15перенос Код суммы 1 0 1 1Здесь код суммы получился в нормам лизованной Формеб) без блокированного переносаА=4, В=6, Р=1,4 + 6 + 1 = 11 1 2 3 5 10 1 0 1 0 А 1 0 0 1 В Первая промежу 0точная суммаи перенос Код суммыКод суммы после нормализации 0 0 0 О 1-перенос встаршую декаду,Таким образом, в отличие от известных ранее двоично-десятицныхсумматоров в устройстве повышаетсябыстродействие, так как при наличиипереноса в данную декаду иэ младшейдекады не нужно выполнять сложениекода суммы в данной декаде с этойединицей переноса.5 ОВ устройстве упрощается схемасуммирования десятичных чисел и исключается аппаратура для коррекциии управления ею, соответственно повышается надежность работы узла, кроме того, упрощается его контроль за55счет оаибкообнаруживающей способности Фибоначчиевой системы счисленияи повышается быстродействие так,1. Устройство для сложения и-разрядных десятичных чисел, каждый 1-й разряд. которого (=,1,2 ,п) содержит четыре двоичных сумматора и первый элемент ИЛИ, выходы суммы первого, .второго, третьего и четвертого двоичных сумматоров данного разряда устройства подключены к выходам суммы данного разряда устройства соответственно, первый и второй входы второго, третьего и четвертого двоичных сумматоров данного разряда устройства подключены к входам первого и второго операндов данного разряда устройства соответственно, выходы переносов второго и третьего двоичных сумматоров данного разряда устройства подключены к первому и второму входам первого элемента ИЛИ данного разряда устройства соответственно, выход переноса третьего двоичного сумматора данного разряда устройства подключен к третьему входу четвертого двоичного сумматора данного разряда устройства, выход переноса которого подключен к выходу переноса из данного 1-го разряда устройства в (1+1)-й разряд устройства, о т л иц а ю щ е е с я тем, цто, с целью повышения быстродействия, в каждый 1-й разряд устройства введены элемент И, второй элемент ИЛИ и блок Формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры, первый, второй, третий и четвертый входы которого подключены к входу переноса из (1-1)-го разряда устройства в данный 1- разряд устройства, к первому и второму операндам 1-го разряда устройства и к выходу переносов из второго и третьего двоичных сумматоров данного разряда устройства соответственно, а первый, второй, третий, четвертый и пятый выходы подключены к первому, второму, третьему входам первого двоичного сумматора данного разряда устройства, к первому входу элемента И данного разряда устройства и к первому входу второго элемента ИЛИ дан9 90 ного разряда устройства соответственно, второй вход второго элемента ИЛИ подключен к выходу переноса второго двоичного сумматора данного разряда устройства, второй вход элемента И подключен к выходу переноса первого двоичного сумматора данного разряда устройства,2. Устройство по п,1, о т л и ч а. ю щ е е с я тем, что блок формирования операндов первого двоичного сумматора и переносов в первый, второй и третий двоичные сумматоры содержит три элемента ИЛИ, шесть элементов И и четыре элемента НЕ, причем первый вход блока подключен к первым входам первого и второго элементов И, второй вход блока подключен к входу первого элемента НЕ, к первому входу первого элемента ИЛИ и ко второму входу первого элемента И, выход первого элемента НЕ подключен ко второму входу второго элемента И, выход которого подключен ко второму входу первого элемента ИЛИ, выход которого подключен к первому выходу блока, второй и третий выходы которого подключены к выходам второго и третьего элементов ИЛИ соответственно, выход первого элемента И подключен к первым входам тре 02821 Отьего и четвертого элементов И, третий вход блока подключен ко второмувходу третьего элемента И, к первому входу второго элемента ИЛИ и ковходу второго элемента НЕ, выход которого подключен ко второму входучетвертого элемента И, выход которого подключен ко второму входу второго элемента ИЛИ, выход третьего1 о элемента И подключен к первым входампятого и шестого элементов И, четвертый вход блока подключен ко второму входу пятого элемента И, к первому входу третьего элемента ИЛИ из ко входу третьего элемента НЕ, выход которого подключен ко второмувходу шестого элемента И, выход которого подключен ко второму входутретьего элемента ИЛИ, выход четвергв того элемента НЕ подключен к четвертому выходу блока, пятый выход которого подключен к выходу пятогоэлемента И и ко входу четвертогоэлемента НЕ.25 Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРй 488206, кл. С 06 Г 7/385, 19752, Авторское свидетельство СССРзю по заявке й 2807633/18-24,кл. С 06 Г 7/385, 1979 (прототип).Составитель В. КайдановРедактор Л. Филиппова Техред И,Гайду Корректор Г. РешетникФЗаказ 12183/66 Тираж 731 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5м ВФилиал ППП "Патент", г. Ужгород, ул. Проектная,