Устройство для моделирования цифровых объектов

(23) Приоритет зебретеннй яа де убликоваытнн ования описания 17,01 ата опу 72) А Сечк обретен) УСТРОЙСТВО ДЛЯ МОДЕЛИР ОБЪЕКТОВИФРОВЫХ ической соотв хема ствии с мого об екта 11 естного устройком ися бо едос кост ьшая труд соединени ства я набора тег ебуемых хем, вы анная тем, чт альных эти операции производятся Изобретение относится к вычислительной технике и может быть использовано для проверки правильност работы проектируемых логических схе различных объектов цифровой техники и автоматики в процессе их разработ ки, а таке для исследования эффективностиполноты ) контролирующих тестов, применяемнх при производственном и эксплуатационном контроле этих объектов. Известно устройство для моделирования цифровых объектов, содержащее переменную моделирующую структуру, представляющую собой набор сменных интегральных схем, состав которых определяется типом моделируемого объекта и которые связаны че рез разъемные соединения с наборным полем, выполненным в виде совокуп" ности штепсельных гнезд, подключенных ко входам интегральных схем и соединяемых с помощью проводников ную.Наиболее близким к предлагаемому техническим решением является устройство, содержащее блок переменной моделирующей структуры, коммутатор, регистр, блок переключения разрядов блок управления и блок памяти, выходи интегральных схем блока моделирующей структуры соединены с первыми информационными входами коммутатора и информационным выходом устройства, вторые информационные входы коммутатора соединены с информационным входом устройства, вхо ды блока переменной моделирующей структуры соединены с выходами регистра, информационные входы кото 898438рого соединены с выходами блока переключения разрядов, первые вход и выход блока управления соединены соответственно с выходом и входом блока памяти; второй, третий, четвер" З тый и пятый выходы блока управления соединены соответственно с информационным входом блока переключения разрядов, с управляющим входом блока переключения разрядов, с управ ляющими входами регистра и коммутатора и с управляющим выходом устрой" ства; второй и третий входы блока управления соединены соответственно . с выходом коммутатора и с управляющим входом устройства,При работе известного устройства - реализуется программируемый последовательный обмен информацией между вы-20 ходами и входами интегральных схем, входящих в блок переменной моделирующей структуры, в соответствии с таблицей их соединений в моделируемом обьекте. При этом соединение заданного выхода некоторой микросхемы с входами других микросхем задается программно в виде цепочки команд, где первая команда указывает номер (адрес ) данного выхода, а пос 36 ледующие команды - номера адреса ) входов, с которыми этот выход должен быть соединен 2 1. Несмотря на то, что в известном35 устроистве существенно снижены затраты ручного труда при наборе требуемых соединений интегральных схем за счет автоматизации набора внутренних соединении между выходами и вхо" дами, все же доля ручных операций, О связанных с соединением выходов микросхем с коммутатором и входов микросхем с регистром, остается значительной. В современных микросхемахотсутствует унификация нумерации входов и выходов микросхем, т.е.у разных микросхем вывод с одним и тем же номером может оказаться как входом, так и выходом. Это не позволяет использовать постоянные соеди-Я нения выходов микросхем с коммутатором и входов с регистром, поэтому для каждого нового набора микросхем эти соединения приходится производить заново, что приводит к большим Я потерям рабочего времени.Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что в устройство, содержащее и наборных полей, блок памяти, выход и вход которого соединены соответственно с первыми входом и выходом блока управления, второй, третий, четвертый и пятый выходы которого соединены соответственно с информационным входом блока переключения разрядов, с управляющим входом первого регистра, с управляющим выходом устройства, с управляющими входами блока переключения разрядов и коммутатора, выход которого подключен ко второму входу блока управления, третий вход которого является управляющим входом уст.ройства, информационные выходы блока переключения разрядов соединены с информационными входами первого регистра, первая группа информационных входов коммутатора является информационными входами устройства, введены второй регистр и и переключателей, выходы которых подключены ко второй группе информационных входов коммутатора и являются информационными выходами устройства, выход каждого наборного поля соединен с управляющим входом соответствующего переключателя, первый и второй информационные входы каждого из которых соединены с соответствующими информационными выходами второго и первого регистров, информационные выходы блока переключения разрядов поДключены к соответствующим информационным входам второго регистра, управляющий вход которого соединен с шестым выходом блока управления.На фиг. 1 представлена структурная схема устройства; на фиг. 2схема блока управления,Устройство содержит и наборныхполей 1, информационный выход 2 устройства, коммутатор 3, информационныйвход 4 устройства, первый регистр 5,блок б переключения разрядов, блок7 управления, управляющие вход 8 ивыход 9 устройства, блок 10 памяти,переключатели 11 и второй регистр 12.Блок 7 управления ( см,фиг.2) содержит первый триггер 13, схему 14сравнения, второй триггер 15, генератор 1 б управляющих сигналов, регистр17 команды и счетчик 18 адресов, причем первый выход регистра 17 соединенс первым входом схемы 14 сравнения,898438 5второй вход которой соединен с пря" мым выходом первого триггера, с первым входом регистра команды и является вторым выходом блока 7 управления, выход схемы сравнения соединен 5 с информационным входом второго триггера вход синхронизации которого соединен с первым выходом генератора управляющих сигналов, прямой выход второго триггера соединен с первым 1 ф входом генератора управляющих сигна" лов, второй, третий, четвертый и пятый выходы которого соединены соответственно со входами синхронизации первого триггера, с третьим выходом блока управления, с первыи вхо" дом счетчика адресов и со вторым входом регистра команды, второй вход генератора управляющих сигналов соединен со вторым выходом регистра ко манды, третий выход которого подключен ко второму входу счетчика адресов, выход которого является первым выходом блока управления, информационный вход первого триггера является вторым входом блока управления, первый вход которого подключен к третьему входу регистра команды, четвертый вход которого являетсв тре"тьим входом блока управления, четверф тый выход которого соединен с четвертым выходом регистра команды, пвтый выход которого является пятым вы" ходом блока управления, шестой выход которого подключен к шестому выходу 55 генератора управляющих сигналов. Устройство работает следующим образом.46 Перед началом моделирования заданного цифрового объекта в состав наборного поля 1 включается тот набор интегральных схем, который используется в объекте, Подключение интегральных схем осуществляется с ,помощью специальных колодок, выводы которых имеют электрический контакт с выводами микросхем и жестко соединены с общиии магистралями соответствующих переключателей 11. Переключатели 11 имеют общую магистраль, которая может использоваться как для ввода, так и для вывода информации, а также информационный вход,55 выход и управляющий вход, с помощью которого осуществляется настройка переключателя либо на прием, либо на передачу информации. 4В блоке 1 О памяти размещается таблица настройки переключателей 11 итаблица соединений интегральных схемописывающих их реальные связи в объекте, Первая таблица служит для настройки каждого переключателя 11 наприем информации, если соответствующий еиу вывод интегральной схемы является входои, или на передачу информации, если соответствующий вывод является выходои. Во второй таблицекаждая строка задает одну электрическую цепь объекта, соединяющую определенный выход некоторой интегральной схемы наборного поля 1 или внешний вход объекта один из входов 4устройстваь со всеми входами интегральных схем поля 1, являющимися нагрузкой этого выхода или внешнеговхода. Одна строка таблицы соединенийпредставляется цепочкой команд, каждая из которых содержит адресное поле и два дополнительных разряда. Ад"ресное поле служит для указания номера входа или выхода той или иной интегральной схемы. Первый дополнительный разряд служит для указания границы цепочки команд, а второй дляуказания предыдущего состояния("1"или "0") источника сигнала,т.е. выхода интегральной схемы иливнешнего входа устройства, к которому относится данная цепочка команд.Предлагаемое устройство предназначено для использования совместнос внешними по отношении к нему сред"ствами управления, например ЭВИ, обеспечивающими автоматизацию процессаисследования моделирования объекта.При этом ЭВИ обеспечивает приложениятестов н входу 4 устройства, а такжеУснятие и анализ выходных последовательностей -;реакций модели на этитесты с выхода 2 устройства, Вход 8и выход 9 устройства служат для внешней синхронизации устройства от ЭВМ.1Работа устройства начинается снастройки переключателей 11, для че"го в соответствии с первой таблицей,размещаемой в блоке 10 памяти, Елокуправления через блок 6 переключенив разрядов устанавливает разрядывторого регистра 12 в заданное состояние. Вычисление логических состояний моделируемого объекта осуществляется в каждом такте 1 для прикладываемой к выходам 2 последовательности тестовых сигналов, после чегоЭВМ задает на входе 8 сигнал, разрешающий начало процесса вычисления модели в этом такте. Под воздействием блока 7 управления начинается цикл операций, соответствующих пер вой итерации моделирования объекта в такте й, Этот цикл начинается с чтения первой команды первой цепочки команд. Сигнал с выхода интегральной схемы, адрес которого задается в адресной части команды, через коммутатор 3 поступает в блок 7 управления, где сравнивается с содержимым дополнительного разряда команды, ука. - зывающего предыдущее состояние этого выхода, Если имеет место несравнение, то этот факт фиксируется в блоке 7 и, кроме того, в данной команде инвертируется значение дополнительного разряда и модифицированная команда вновь записывается в блок 1 О памяти, Если же несравнения нет, то указанные действия не производятся. Затем состояние выхода интегральной схемы передается через25 блок 6 в соответствующий разряд регистра 5, соединенный с входом интегральной схемы, который задан адресным полем следующей команды. В30 соответствии с новым состоянием входа интегральная схема изменяет свое внутреннее состояние и/или выходные сигналы, Рналогично производится выборка последующих команд первой цепочки и изменение состояния осталь ных входов интегральных схем, связанных с данным источником сигнала. Данный процесс повторяется для всех цепочек команд. По окончании последчЮ ней цепочки цикл операции устроиства относящийся к первой итерации моделирования объекта в такте й, заканчивается. Если в процессе итерации оказалось, что хотя бы один из выходовинтегральных схем изменил свое состояние по сравнению с состоянием в предыдущей итерации т.е, произошло несравнение текущего состояния выхода с предыдущим состоянием, указан ным в дополнительном разряде команды,ЗО соответствующей данному выходу ), блок 7 управления начинает новый цикл работы, соответствующий следующей итерации, Если же ни один выход ни одной интегральной схемы не изменилсяЯ(это означает, что процесс установпения нового состояния модели в такте с завершился), то блок 7 формирует сигнал на выходе 9, свидетельствующий об окончании моделирования в такте с и останавливает работу до получения нового сигнала начала такта с+1 на входе 8.Устройство работает аналогично во всех тактах с ) 1, Отличие только в цикле первой итерации такта 1=1 состоит в том, что блок 7 управления принудительно формирует сигнал несравнения для всех выходов интегральных схем, что позволяет сформировать в соответствующих дополнительных разрядах первых команд всех цепочек значения, соответствующие исходному состоянию модели.Положительный эффект предлагаемого технического решения заключается в уменьшении временных затрат на выполнение трудоемкой ручной работы по соединению выводов интегральных схем с входами коммутатора и выходами регистра. Формула изобретенияУстройство для моделирования цифровых объектов, содержащее и наборных полей, блок памяти, выход и вход которого соединены соответственно с первыми входом и выходом блока управления, второй, третий, четвертый и пятый выходы которого соединены соответственно с информационным входом блока переключения разрядов, с управляющим входом первого регистра, с управляющим выходом устройства, с управляющими входами блока переключения разрядов и коммутатора, выход которого подключен ко второму входу блока управления, третий вход которого является управляющим входом устройства, информационные выходы блока переключения разрядов соединены с инФормационными входами первого регистра, первая группа информационных входов коммутатора является информационными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены второй регистр и и переключателей, выходы которых подключены ко второй группе информационных входов коммутатора и являются информационными выходами устройства, выход каждого наборного поля соединен с управляющим входом соответствующего переключателя, первый и второй информационные входы каждого иэкоторых соединены с соответствующи-ми ийформационными выходами второгои первого регистров, информационныевыходы блока переключения разрядовподключены к соответствующим инфор"мационным входам второго регистра,управляющий вход которого соединен сшестым выходом блока управления. Источники информации,принятые во внимание при экспертизе 1, Патент США М 3.751.615,ф кл, 235-152, опублик, 1973.2. Авторское свидетельство СССРИ 61 О 1 й, кл, а О 6 Г 15 ЛО, 1978За Филиал ППП "Патент", г, Ужгород, ул. Проектна 1951/66НИИПИ Госудпо делам из13035, Моск ираж 731ственного коретений и от, Ж, Раув Подписноеитета СССРрцтийкая наб., д. 4/5