Устройство преобразования аналога в код

72) Авторы изобретеи И. Алиев, А. И. Шекихано И. Да миро байджанский институт нефти и химии им. М. Азизбеков(71) Заявитель 5 Й) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ АНАЛОГА В КОД)Данноеубывания а ражол ние описывает скоростьной погрешности Изобретение относится к информационно-измерительной технике, а именно к разделу быстродействующих и точных измерительных преобразователей,Известен преобразователь аналогкод, содержащий двухпозиционный переключатель, подключающий входную шину устройства и выход цифро-аналогового преобразователя (ЦАП) ко входу аналого-цифрового преобразователя (АЦП), соединенного непосредственно и через первый регистр памяти с соответствующими входами первого сумматора, соеди ненного с первыми входами делительного и множительного блоков, причем другой вход последнего соединен с выходом делительного блока, а выходс входом второго сумматора, другой вход которого через второй регистр памяти соединен с его же выходом, который также соединен со входом ЦАП.Выход второго регистра памяти не- посредственно и через третий регистр памяти соединен с соответствующими входами третьего сумматора, выход которого подключен ко второму входу делительного устройства. Синхронизация работы переключателя АЦП и всех регистров памяти осуществляется блоком управления 1 .Оценка скорости сходимости итерационного процесса, реализуемого в известном устройстве, имеет вид:1 2 - 21 = ц, Р и" ф где 2 - цифровой эквивалентистинного (без погрешностей) значения входной величины;2 , 2- коды, полученные в результате проведения п и и+1 итераций соответ" ственно;- абсолютная погрешностьопределения 2 на каж" дой итерации.Еи -( и характеризует быстродействие соответствующего устройства.При больших погрешностях нелинейности быстродействие устройства оказывается недостаточно высоким.Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, цто в устройство преобразования аналога в кад, содержащее двухпозиционный переключатель, входы которого соответственно соединены со входной шиной устройства, первым выходом блока управления и выходом ЦАП, а выходсо входом АЦП, выход которого соединен с первыми входами арифметического блока и сумматора и регистра памяти первого уровня, а также первыми входами первого регистра памяти, выход последнего соединен со вторыми входами сумматора первого уровня, первые выходы регистра памяти первого уровня соединены со вторыми входами арифметического блока того же уровня, пер-вые выходы которого соединены с первыми входами множительного блока первого уровня, вторые входы которого соединены с выходами сумматора того же уровня, а выходы - с первыми входами суммирующего блока, выход кото- рога соединен с третьим входом арифметического блока, а также входамиЦАП и второго регистра памяти, выходы последнего соединены с другими входами суммирующего блока, а второй вход соединен со вторым выходом блока уп. равления, третий, четвертый и пятый выходы которого соединены с управляющими входами соответственно АЦП первого регистра памяти и регистра памя 40 ти уровней, введены К- арифметических блоков, множительных блоков,сумматоров, регистров памяти и логических блоков дополнительных уровней, а также дешифратор и счетчик, причем первые входы арифметических блоков каждого из дополнительных уровней соединены с выходом АЦП, вторые входы соединены с выходом регистра памяти своего уровня, третьи входы соединены ф с первыми выходами арифметических блоков предыдущего уровня, а вторые выходы - с первыми входами множительных блоков своего уровня, другие входы которых соединены с выходами суммато- фз ров своего и всех предыдущих уровней, первые входы дополнительных сумматоров соединены с выходом первого регистра памяти, а вторые входы - свыходами регистров памяти предыдущегоуровня соответственно, вход регистрапамяти каждого дополнительного уровнясоединен с выходом регистра предыдущего уровня, выходы .дополнительныхмножительных блоков через логическиеблоки соединены с соответствующимивходами суммирующего блока, а управляющие входы логических блоков соединены с выходами дешифратора, входкоторого соединен с выходом счетчика,вход которого вместе с управляющимивходами дополнительных регистров памяти объединен с управляющим входомрегистра памяти первого уровня.На чертеже представлена структурная схема устройства преобразованияаналога в код.Схема содержит двухпозиционный переключатель 1, АЦП 2, регистры памяти 3, 4 = 1, 4 2, , 4 = К (гдеК - количество уровней обработки) и5, сумматоры б = 1, б = 2.б= К, суммирующий блок 7, множительныеблоки 8 =1, 8 = 2, , 8 = К, арифметические блоки 9 =, 1, 92,9 = К, ЦАП 10, логические блоки 111, 11 = 2, , 11 К, дешифратор12, счетчик 13 и блок управления 14.Устройство работает следующим образом,В исходном состоянии АЦП 2 регистрыпамяти 3 - 5 установлены в "нуль,переключатель 1 - в положение, прикотором преобразуемая величина х подводится ко входу АЦП 2, а на выходеарифметического блока 9 = 1 установленкод единицы,С помощью АЦП 2 производится аналого-цифровое преобразование входнойвеличины х,Результат преобразования 1(х), выраженный в определенном коде у вводится в регистр памяти 3. Значение кода у , отличающееся от истинного цифрового эквивалента Е.1 измеряемого параметра х на величину погрешности АЦП 2, принимается в качестве кода начального приближения 22 о = = у). Поэтому код Е с выхода АЦП 2 далее через сумматор б = 1, множительный блок 8 = 1 и суммирующий блок 7 переписывается в регистр памяти 5, арифметический блок 9 = 1 и ЦАП 10, Передаточная характеристика последнего выбрана такой, цто образующаяся на его выходе в результате цифра-анало5 890 гового преобразователя однородная с х величина с заданной точностью равна воздействующему на ЦАП 10 коду 2.Переключатель 1 переводится в положение, при котором выход ЦАП 10 подключается ко входу АЦП 2. Производится аналого-цифровое преобразование выходной величины ЦАП 10, соответствующей значению введенного в него кода начального приближения Хо . Результат преобразования Г(2 о), выраженный в коде у, ((2 о) = уо ), с выхода АЦП 2 переписывается в регистр памяти 4 = 1, а также алгебраически суммируется в сумматоре 61 с кодом у, хранящимся в регистре памяти Разност ь у - у с выхода сумматора 6через множительный блок 8 = 1 ( на выходе арифметического блока 91 все еще установлен код единицы) складывается в суммирующем блоке 7 с кодом начального приближения 2 запомненного ранее в регистре 5. На выходе суммирующего блока 7, таким об разом, образуется код2 - о у+ - уоЗтот код вводится в арифметицеский блок 9 = 1, ЦАП 1 О и вместо Ео записывается в регистр памяти 5.Производится аналого-цифровое преобразование сигнала ЦАП 10, соответствующего теперь, введенному в него зНачению кода 2,1. Результат преобразования 1(2.1) = у записывается в арифметический блок 9 = 1, выци сляющий значение первой разделенной разности по формуле2 в-ли Ь,(УИ У) у,-уВычисленный код2 оУо у умножается в блоке 8 =на разность у - УЛ,полученную на выходе сумматора 6 = 1. Образующееся на выходе множительного блока 8 = 1 произведение складывается в суммирующем блоке 7 с кодом регистра памяти 5 - 2,1.В результате получается код первого приближения22,= 24Дл(у, у,) (у+- у)(3)По команде блока управления 14 в счетчике 13 устанавли вается код единицы, подготавливающий с помощью дешифратора 12 логический блок 11 = 2,553 Ь что обеспечивает подключение второго уровня обработки. При этом содержимое регистра памяти 4 = 1 сод у,) переписывается в регистр памяти 4 = 2. Сою держимое арифметического блока 9 = 1 (разделенная разность Д(у,Уо) переписывается в арифметический блок 9 = = 2. Таким образом осущест вляет ся передача результатов обработки с пер 1 ф вого уровня на второй.В регистр памяти 4 = 1 первого уровня записывается код У с вйхода АЦП 2, а в арифметический блок 9 .= 1 ЦАП 10 и регистр памяти 5 с выхода 1 суммирующего блока 7 вводится код первого приближения 2.Производится аналого-цифровое преобразование сигнала ЦАП 10, соответ-. ствующего значению кода 2. Результат Эф преобразования Г(2) = у поступает на входы алгебраических сумматоров 6 = 1 и 6 = 2, на выходах которыхобразуются разности у - у и у+ - ),соот вет ст венно. 23Арифметический блок 9 = 1 производит в соответствии с выражением (2) вычисление нового значения разделенной разности щ Ь (Уу, )Ул Уа Зто значение вводит арифметический блок 9 = 2, в котором хранится значение первой разделенной разности Дл(; ;у ), полученной на предыдущей итерации и вычисляется вторая разделенная разность по формулеДа(уу,ф уу, ф уи 2,) 40 Ьл( л, а)-М( и, я л)УпУи 4В рассматриваемом случае вычислен" ное значение второ разделенной разности равно фМу Ул Уо) Дл()-дл( яз л)у, уя ЯПри этом на выходе множительного блока 8 = 1 образуется произведение ул(у ;у )(ул-у) , а на выходе множительного блока 8 = 2 - произведение д (У, ,У, ,11 )(У -У) (У-У). Указанные произведения суммируются далее в .суммирующем блоке 7 друг с другом, а также с кодом 2,хранящимся в регистре памяти 5, В результате7 890 образуется код следующего приближения:- Ед + Ь.(, у, ) + Д у , у, , у, ) Ф (У -У,1) (У. -У) й)3По команде блока управления 14 в счетчик 13 добавляется единица, код счетчика 13 через дешифратор 12 подгота или вает дополнительно логический блок следующего уровня. 16Передача результатов обработки со второго уровня на третий и с первого уровня на второй производится аналогично рассмотренному.Дальнейшее наращивание числа уров- з ней обр абот ки при водит к тому, что при использовании К-уровневой структуры, итерационная коррекция осуществляетсл по алгооитму:26 +, (3 ; 1; М,) Ь-Ъ-)+к-1,9 ВБ 8 10 Известно, что для итерационного алгоритма справедлива следующая оценка ,корости сходимости:1 = к 1 г- 2.1 (7)-1 же приводятся полученные знаения показатегей скорости сходимости с, з зависимости от испольэуемогс числа К уровней обработки (для " от 1 до 10),36 33 46 46 ет, Отсюда следует, что предлагаемое устройство, снабженное несколькими уровнями обработки, обладает значительно большим быстродействием нежели известное устройство, для которого К=1.Приведенная таблица значений,йк показывает также, что уже при К, равном 3 или 4, быстродействие устройства оказывается достаточно высоким,Предлагаемое устройство в состоянии осуществить аналого-цифровое преобразование любой физической велицины, для которой можно построить точный ЦАП и переключатель. Точность преобразования при этом, так же каки в известном устройстве, определяется только точностью переключателя 1и ЦАП 10.Формула изобретенияУстройство преобразования аналога в код, содержащее двухпозиционный переключатель, входы которого соответственно соединены со входной шиной устройства, первым выходом блока управления и выходом цифро-аналогового преобразователя, а выход - со ,входом АЦП, выход которого соединен с первыми входами арифметического блока и сумматора и регистра памяти первого уровня, а также первыми входами первого регистра памяти, выход йоследнего соединен со вторыми входами сумматора первого уровня, первые выходы регистра памяти первого уровня соединены со вторыми входами арифметического блока того же уровня, первые выходы которого соединены с первыми входами множительного блока первого уровня, вторые входы которого соединены с выходами сумматора того же уровня, а выходы - с первыми входами суммирующего блока, выход которого соединен с третьим входом арифметического блока, а также входами цифро-аналогового преобразователя и второго регистра памяти, выходы последнего соединены с другими входами суммирующего блока, а второй вход соединен со вторым выходом блока управ Как видно из таблицы, с ростом числа уровней обработки К, используемых предлагаемым устройством, показатель О, характеризующий быстродействие устройства, также возрасталения, третий, четвертый и пятый вы.Зходы которого соединены с управляющими входами соответственно АЦП первого регистра памяти и регистра памяти уровней, о т л и ц а ю щ е е с я0553 10 9 89 тем, что, с целью повышения быстродействия, введены К - 1 арифметических блоков, множительных блоков, сумматоров, регистров памяти и логических блоков дополнительных уровней, а также дешифратор и счетчик, причем первые входы арифметических бло" ков каждого из дополнительных уровней соединены с выходом АЦП, вторые входы соединены с выходом регистра памяти своего уровня, третьи входысоединены с первыми выходами арифметических блоков предыдущего уровня, а вторые выходы " с первыми входами множительных блоков своего уровня, другие входы которых соединены с выходами сумматоров своего и всех предыдущих уровней, первые входы дополнительных сумматоров соединены с выходом первого регистра памяти, а вторые, входы - с выходами регистров памяти предыдущего уровня соответственно, вход регистра памяти каждого дополни" тельного уровня соединен с выходом регистра предыдущего уровня, выходы дополнительных множительных блоков через логические блоки соединены с соответствующими входами суммирующего блока, а управляющие входы логических блоков соединены с выходами о дешифратора, вход которого соединенс выходом счетчика, вход которого вместе с управляющими входами дополнительных регистров памяти обьединен с управляющим входом регистра памяти з первого уровня. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР щ по заявке й 2680010/21,кл. Н 03 К 13/02, 01.11. 78.890 Б 3 Составитель Л, БеляеваТехред А. Бабинец Корректор Н. Сте Редактор Н, Ромжа каэ 110 ное филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 Ч 86 Тираж ВНИИПИ Государст венипо делам иэобрете 113035, Москва, Ж991 Подписго комитета СССРий и открытийРаушская наб., д. 4