Цифровой синхронизатор

Союз Советских Социалистических Республик(22) Заявлено 220278 (21) 2582583/24-07 с присоединением заявки МВ(23) Приоритет Н 02 1 3/4 Государственный комитет СССР по делам изобретений и открытий,729(0888) Дата опубликования списания 270580 И, Д. Бухти яров, А, С, Вкксман, Н, И, 1 ркгоров, Ю, И, Егоров,А.М, Зазнобин, Б,Т, Кононов, А,А, Призенцов, В,З, Ройки А.Е, Перковный(54) ПИфтОВОР СИНХРОНИдТОР Изобретение относится к электроэнергетике и может быть использовано в энергосистемах для автоматического включения синхронных генераторов на параллельную работу.Известно устройство для синхронизации синхронных генераторов. содержащее формирователь импульсов подключенный на напряженке генераторов, к выходу которого подключен блок контроля разности фаз частот напряжений и выходной блок включения (1).В известном устройстве блок контроля разности фаз и частот состоит из счетчика разности фаз, дешифра тора фиксированных значений разности фаз, счетчика разности частот,де" шифратора фиксированного значения разности частот и схемы антисовпадения на выходе, Синхронизатор вырабатывает команду на включение выключателя генератора при уменьшении разности фаз синхронизируемых напряжений до фиксированного значения в случае, если частота скольжения меньше или равна допустимой. Известное устройство является, по существу, синхронизатором с постоянным углом опережения, Точность работы устройства зависит от того, насколь- ЗО ко текущее значение частоты скольженияя отлкчается от заданного, Чембольше это отличие, тем больше величина Ошибки синхронизатора по углувключения,Пель изобретения - повышениеточности во всем диапазоне допустк;ых частот скольжения.Поставленная цель достигаетсятем, что в синхронизатор, содержащий формирователи импульсов, блокконтроля разности частот и выходнойблок вкл 1 ачения, введены генератори делитель высокочастотных импульсов, схема совпадений, блок включения и два идентичных блока сдвигафазы синхронизируемых напряжений,каждый из которых состоит из триггера, четырех логических схем И,схемы запрета, счетчик постоянногоинтервала времени с дешкфратором иреверсивный счетчик с дешифраторома в состав блока контроля разностичастот включены логическая схемаИЛИ схема задержки и регистр раз -ности частот с дешифратором, Входыформкрователей импульсов подключены на напряжение сети и генераторасоответственно, а их выходы присоединены к счетным входам триггерог736267 блоков сдвига фазы напряжения сетии генератора, в каждом из блоковпервый выход триггера присоединенк одному из входов первой и четвертой логических схем И, а второй вы-ход - к одному иэ входов третьейлогической схемы И и к установочнымвходам счетчика постоянного интервала времени и реверсивного счетчика,Другой вход первой логической схемы И присоединен к выходу генератора высокочастотных импульсов, а еевыход - к одному из входов второйлогической схемы И и входусхемы запрета, другой вход второй логической схемы И и запрещающий вход схемы запретаприсоединены к выходу дешифратора счетчика постоянного интервалавремени, выход схемы запрета присоединен к считывающему входу счетчика постоянного интервала времени,выход которого присоединен ко входусоответствующего дешифратора, а выход второй логической схемы И присоединен к суммирующему входу реверсивного счетчика, к вычитающему входу которого присоединен выходтретьей логической схемы И, второйвход которой через делитель высокочастотных импульсов присоединен квЫходу генератора высокочастотныхимпульсов, Один выход реверсивногосчетчика присоединен ко второмувходу четвертой логической схемы И,а его другой выход - ко входу соответствующего дешифратора, выход которого присоединен к одному иэ входов схемы совпадения и логическойсхемы ИЛИ блока контроля разностичастот, вторые входы схемы совпадения и логической схемы ИЛИ присоединены к выходам дешифратора реверсивного счетчика второго блокасдвига фазы. Выход логической схемы ИЛИ через схему задержки присоединен к установочному входу регист -ра разности частот, суммирующийвход регистра присоединен к выходучетвертой логической схемы И блокасдвига фазы одного иэ синхронизируемых напряжений, а вычитающий входрегистра разности частот - к выходу четвертой логической схемы Ивторого блока сдвига фазы, выходрегистра разности частот присоединен к одному из входов выходногоблока включения, другой вход которо.го присоединен к выходу схемы совпадения,На фиг, 1 представлена структурная схема цифрового синхронизаторамина фиг. 2 - временные диаграммы,объясняющие его работу.Устройство включает формирователи 1 и 1 имульсов, генератор 2 высокочастотных импульсов, делитель3 высокочастотных импульсов, блоки4 и 4 сдвига фазы синхронизируемых 4напряжений, триггер 5, первую логи-ческую схему И б, схему 7 запрета,вторую логическую схему И 8,третьюлогическую схему И 9, дешифратор10 счетчика постоянного интервалавремени, счетчик 11 постоянного интервала времени, реверсивный счетчик 12, дешифратор 13 реверсивного счетчикачетвертую логическую схему И 14, логическую схему ИЛИ 15, схему 16 совпадения, блок 17 контроля разности частот, схему 18 задержки регистр 19 разности частот, дешифратор 20 разности частот, блок 21 включения,Входы формирователей 1 и 1" присоединены к напряжению сети и генератора соответственно, а выход к счетным входам триггеров блоков сдвига фазы синхронизируемых напряжений 4 и 4 соответственно, В каждом из блоков первый выход триггера 5 присоединен к одним из входовпервой и четвертой логических схемИ б и 14, а второй - к одному извходов третьей логической схемы И9 и к установочным входам счетчика11 и 12,Выход генератора 2 высокочастотных импульсов присоединен к другому входу первой логической схемы И б и через делитель 3 высокочастотных импульсов - к другому входу третьей логической схемы И 9. Выход первой логической схемы И б присоединен к одним иэ входов второй логической схемы И 8 и схемы 7 запрета,Выход схемы 7 запрета присоединенко входу счетчика 11 постоянногоинтервала времени, выход которого присоединен к дешифратору 10Выход дешифратора 10 присоединен к друго 40 му входу второй логической схемыИ 8 и к запрещающему входу схемы 7запрета, Выход второй логическойсхемы И 8 присоединен к суммирующему входу реверсивного счетчика 12,вычитающий вход которого присоединен к выходу третьей логическойсхемы И 9, Первый выход реверсивного счетчика 12 присоединен к другому входу четвертой логической схемы И 14, а второй выход - к дешифратору 13, Выход дешифратора 13 присоединен к одним из входов схемы16 совпадения и логической схемыИЛИ 15 блока 17 контроля разностичастот, другие входы этих схем при соединены к выходу дешифратора 13реверсивного счетчика блока 4 сдвига фазы синхронизируемого напряжения генератора, Выход логическойсхемы ИЛИ 15 через схему 18 задерж- щО ки присоединен к установочному.входу регистра 19 разности частот, суммирующий вход которого присоединенк выходу четвертой логической схемы И 14 блока 4 сдвига фазы синхрониэируемого наПряжения сети, а вычи(4) ат.:вкл тающий вход - к выходу четвертой логической схемы И 14 блока 4 сдвигафазы синхронизируемого напряжениягенератора, Выход регистра 19 разности частот присоединен к дешифратору 20 разности частот, выход которого присоединен к одному из входов блока 21 включения; другой входблока 21 включения присоединен к выходу схемы 16 совпадения, Блок 21включения управляет работой выключателя генератора,Устройство работает следующимобразом. Синхронизируемое, синусоидальное напряжение подается на вход формирователя 1 (1) импульсов, на выходе которого образуется импульсная последовательность, привязанная к нулевой Фазе входной синусоиды (фиг. 2). Импульсная последовательность подается на счетный вход триггер 5, устанавливающего один из режимов работы блока-измерение или перенос. В режиме измерения триггер 5 обеспечивает прохождение импульсов с генератора 2 высокочастотных импуль -сов через первую логическую схемуИ 6 на схему 7 запрета и на вторуюлогическую схему И 8, Схема 7 запрета управляется дешифратором 10,сигнал на выходе которого появляется только после отсчета счетчиком11 постоянного интервала времени т , Сброс счетчика 11 осуществляется по переднему фронту периода переноса. После заполнения счетчика 11 появляется сигнал на выходе дешифратора 10, запрещающий прохождение импульсов от генератора 2 высокочастотных импульсов через схему7 запрета, разрешающий их прохождение через вторую логическую схемуИ 8 на суммирующий вход реверсивного счетчика 12, Реверсивный счетчик12 заполняется высокочастотными импульсами до окончания периода измерения в течение отрезка времени Т- т., равного разности периода синхронизируемого напряжения Т и постоянного интервала времени Г, С начала периода переноса сбрасывается счетчик 11 и открывается третья логическая схема И 9, обеспечивающая подключение вычитающего входа реверсивного счетчика 12 через делитель3 частоты следования высокочастотных импульсов на а к генератору 2,Частота считывания числа в счетчике12 ва раз меньше частоты записи, врезультате чего с помощью делителя3 и реверсивногб счетчика 12 производится увеличение отрезка времениТ- г в о раз Состояние реверсивного счетчика 12 контролируется дешифратором 13, который выдает сигнална входы схемы 16 совпадения в момент запаса в счетчике 12 числа1-1 . Сброс реверсивного счетчика12 в исходное состояние производится по заднему Фронту периода переноса,Момент фиксации в счетчике 12числа -1 соответствует такомуположению. вектора синхронизируемого напряжения, при котором он пофазе в сторону отставания на уголс, пропорциональный скольжению этого напряжения по отношению к фиксированной частоте, На самом деле,угол с , определяемый из выражения В момент совпадения сдвинутыхпо фазе векторов между ними будетугол сУ, равныйс= Е - б,: а(2 Х 1 -27 С 1 1 с т с: а с(оз -озс)=от:фаз, (3) где 03- - угловая частота скольжения,Обеспечив выбор величин а и т так, чтобы имело место равенствополучаем возможность отработкисинхронизатором постоянного углаопереженияИнформация о длительности отрезка Т=С,содержащаяся в счетчике 12,используется для контроля разностичастот в блоке 17 с помощью регистра 19 разности частот и дешифратора21, Параллельный перенос числа изреверсивного счетчика 12 на суммирующий вход регистра 19 разностичастот производится через четвертуюлогическую схему И 14 по заднемуФронту периода измерения, На вычитающий вход регистра разности частот поступает аналогичная информация иэ блока 4 сдвига Фазы синхронизирующего напряжения генератора,В регистре 19 разности частот происходит сравнение отрезков Тс-С иТ -т:, модуль разности используетсядля угравления блоком 21 включениячерез дешифратор 20. При малой разности ТС и Тк блок 7 включения разрешает прохождение команды от схемы 16 совпадения на включение выключателя генератора,В качестве схемы 16 совпадения. можно использовать каксхемы, позволяющие уловить момент совпадения импульсов с дешифратора реверсивного счетчика13, так и схемы, позволяющиеопределить момент изменения порядкачередования импульсов,. 35 4045 50 55 60 65736267 Сброс регистра 19 разности частот производится импульсами с дешифраторов 13 ренерсивных счетчиковчерез схему ИЛИ 15 и схему 18 задержки.Задержка импульсов необходимадля сохранения информации в регист -ре 19 разности частот непосредственно перед моментом синхронизации,При величине периода генераторавысокочастотных импульсов равнойТв, величина задержки равна 2 оТ,Настоящий синхронизатор отличается высокой точностью построениявремени опережения, его работа кезависит от колебаний напряжения сти и генератора, синхронизатор позволяет успешно обеспечить включекиегенераторов на параллельную работуво всем диапазоне допустимых экаченйй скоростей скольжекия,Формула изобретения 11 ифровой синхронизатор, содержащий Формиронатели импульсов и блок контроля разности частот, и выходной блок включения, о т л и ч а юш и й с я тем, что, с целью повышения точности во всем диапазоне допустимых частот скольжения, он снабжен генератором и делителем вы" сокочастотных импульсон, схемой совпадекия, двумя идентичными блоками сдвига фазы сикхронизируемых напряжений, каждый из которых состоит из триггера, четырех логических схем И, схемы запрета, счетчика постоянкого интервала времени с дешифратором и реверсинного счетчика с дешифратором, а в состав блока контроля разности частот включены логическая схема ИЛИ, схема задержки и регистр разности частот с лешифратором, причем входы Формироьателей импульсов подключены на напряжение сети и генератора соответственно, а их выходы при соединены к счетным входам триггеров блоков сдвига Фазы напряжений сети и генератора, в каждом иэ блоков первый выход триггера присоединен к олному из входов первой и четвертой логических схем И, а второй выход - к одному из входов третьей логической схемы И и к устаноночИсточники информации,принятые во внимание при экспертизе 1, Авторское свидетельство СССР Р 394890 кл, И 02 Т 3/42, 1973.73 б 2 б 7 Ьг Составитель К. Фотинаедактор А, мотыль Техред А Шепанская Корректор Заказ 2283/10 ИИПИ Го 1130 Филиал ППП Патент, г. Ужгород, Ул, Проектная,У, Ь ираж 783дарственного изобретений и ква, Ж, Ра Подписноемитета СССРткрытийскан наб д, 4