Устройство умножения частоты следования импульсов

О П И С А Н И Е ( )52 ыз 5ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистицескихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. свид-ву - (22) Заявлено 21.04.75 (21) 2126683 51) М. Кл. Н 03 К 5/01 присоединением заявки-Государственный комитет Совета Министров СССР оо делам изобретений и отнрытнй(72) Авт В. Каллиник зобретени Научно-исследовательский и проектный институт по комплексной втоматизации нефтяной и химической промышленности( 54) УСТРОИСТВО УМНОЖЕНИЯ ЧАСТОИМПУЛЬСОВ ЛЕДОВАНИЯ Изобретение относится к импульснойтехнике и может найти применение для расширения диапазона изменения умножаемойчастэтцифровых умножителей, используемых в автоматических и информационноизмерительных сгстемах.Известно устройство для умножения частоты следования импульсов, основанное наобратно пропорциональном преобразованиикода в частоту, пропорционального периоду входной частоты, уменьшенному в число раз, равному коэффициенту умножения,и содержащее последовательно соединенныеформирователь, блэк умножения и преобразователь кода 111,Известно устройство умножения частотыследования импульсов, содержащее два делителя частоты, каждый из которых состоитиз вычитаюшего счетчика, вход которогочерез элементы переноса соединен с выходом регистра памяти, генератор опорнойчастоты и суммирующий счетчик, кодовыевыходы которого через вентили переносаподключены к установочным входам регистра памяти первого делителя частоты, счетный вход- к вь 1 ходу счетчика вторсго делителячастоты, на установочные входы регистра памяти которого подан сигнал кода коэффициента умножения, а сбросовый вход регистра памяти первого делителя частоты, управляемые входы вентилей переноса и сбросовый вход суммируюшего счетчика подключены к клемме источника входного сигнала 2,С целью расширения диапазона изменения 1 О умножаемой частоты в предлагаемое устройство введены третий делитель частоты,включенный между выходом генератора опорной частоты и входами первого и второгоделителей частоты и состоящий из последо вательно соединенных вычитаюшего счетчика, элементов переноса и реверсивного регистра, дешифратор и блок управления, одиниз входов которого подключен к клеммеисточника входного сигнала, другие входы 20 - к выходам дешифратора, вход которого соединен с кодовым выходом суммирующегосчетчика, а выходы блока управления подклточены к сдвигаюшему и знаковым входамреверсивного регистра третьего делителя И частоты.1.1 а чертеже дана структурная электрическая схема предлагаемого устройства,Устройство содержит генератор 1 опорной частоты, два делителя частоты 2 и 3,каждый из которых содержит вычитаюшпйсчетчик 4, регистр памяти 5 н элементы 6переноса кода по числу разрядов счетчикасуммирующий счетчик 7 импульсов и венти-.ли 8 переноса кода, В устройство дополни-тельно введены третий делитель частоты р9, состоящий из вычитающего счетчика 10,реверсивногорегистра 11 и элементов 12переноса кода, дешифратор 13.н блок 14управления на логических алементах,Блок управления 14 содержит четыре ртриггера 15-18 с раздельными входами,четыре алемента "И" 19-22,четь 1 ре алемента задержки 23-26 н алемент ИЛИ" 27Работает устройство следующим образом,Выходные импульсы генератора 1 с высокой частотой о поступают на вход делителя частоты 9, в реверсивный регистр 11которого введен код коэффициента деления,равного М = 1, если производится умножение максимально возможной нли неизвестной 3частоты, Если значение входной частотыизвестно, то в реверсивный регистр 11 вводится коэффициент деления М , соответствующий поддианазону, в котором находитсязначение входной частоты, Обратный код М 36реверсивного регистра 11 каждым импульсомс выхода вычитаюшего счетчика 10 перепи-сывается в него через элементы переноса12. После списания из вычитаюшего счетчика 1 О записанного в него числа на еговыходе появляется импульс, повторяющийпроцесс деления. С выхода, делителя, часто ты 9 на входы делителей частоты 2 н 3поступают импульсы с частотойо =.д, )4 Огде ММ о + Ь М - коэффициент деленияделителя частоты 9. В делителе частоты 2эта частота делится на коэффициент умноже.ння устройства К На вход суммирующегоФсчетчика 7 поступают импульсы с частотои.к 1 2)На сбросовый вход суммирующего счетчика7 коступают импульсы входной частоть задержанные в элементах задержки 23 и24, В результате этогов регистре памяти695 формируется код, пропорциональный периоду Твходной частотыйт=Т, Й)Этот код по сигналу управления с выходаМэлемента задержки 23 переписывается черезвентили переноса 8 в регистр памяти 5 дс.лителя частоты 3, предварительно очищенного импульсом входнон частоты.Обратный код Йт нз регистра памяти 5%Юкаждым импульсом с выхода аычнтаюн 1 его счетчика 4 переписывается через элементы переноса 6 в вычитаюшнй счетчик 4, предварительно установленный в состояние 2"- - 11,где й - число разрядов двоичного счетчика), После списания числа из вычитающего счетчика 4 на его выходе появляется импульс. На выходе делителя частоты 3 образуютсяимпульсы выходной частоты устройствабык мх1 хК кодовым выходам суммирукнцего счетчика 7 подключен дешифратор 13 на два по-ложения. Первое дешифрируемое значение кода в суммирующем счетчике 7 (И мии) выбирается в зависимости от.требуемой точности Я дискретности) ддя минимального значения периода входной частоты11 мий Тиин Р у б), где- коаффициент пропорциональности, численно равный значению частоты на входе суммирующего счетчика 7, при которой для минимального периода входной частоты в нем образуется код, отвечающий требованиям заданной точности. Второе дешнфь рируемое значение кодай макс выбирается вдвое большим, т. е. равным(6) Объем счетчиков 4,7 и регистра памяти 5 выбирается с небольшим запасом по сравнению с И макс, например на один допол.нительный разряд, с целью учета динамики изменения периода входной частоты.Есди умножение начинается с близкой к максимально." входной частоте, то коэффи-циент деления делителя частоты 9 устанавливается равным М=1, При этом в суммирующем счетчике 7 образуется код, находящийся в диапазоне Й макс ) Йт:,фйиин т, е. умножение производится с точностью, равной или превьпцающей заданную.Приумень-шении входной частоты 1 к код в суммирую шем счетчике 7 увеличивается и при увеличении периода входной частоты вдвое по сравнению с минимальным периодом он достигает величины 1 млкс При этом на соответствующем выходе дешифратора 13 появляется сигнал, о которому блок управления 14 вырабатывает два сигнала (сначала сигнал направления сдвига, а затем сигнал сдвига), поступающие на входы реверсивного регистра 11 в делителе частоты 9, Сигнал сдвига сдвигает влево единицу, предварительно записанную в реверсивном регистре 1 1, и коэффициент деления делители частоты 9 увеличивается вдвое и становится равным М 2.В результате этого уорная частотыуменьшается вдвое о= ,и на вход суммирующего счетчика 7 начинают поступать импульсы с частотой = Я. вдвое меньшей,2 Кчем ь предыдущем такте. Соответственно,и блок управлениянала сдвига.Если же после установки триггеров 15 уменьшается и код,формируемый в сумми,руюшем счетчике 7, При дальнейшем умень 1 шении входной частоты, когда период увеличивается в 4 раза по сравнению с минималь ным и в 2 раза по сравнению с тем, чтобыд в момент предыдущего переключения,код в суммирующем счетчике 7 вновь становится равным Ик и сигнал с дешифратора 13 чсрез блок 14 производитновый сдвиг единицы в реверсивном регистре 11, ь результате чего коэффициентделения делителя частоты 9 увеличивается еше вдвое и становится равным И=4,Чстота на входе суммируюшего счетчика17 уменьшается вдвое относительно предшествующей. Аналогично работает устрой 1 ство н,гщльше, каждый раз увеличиваякоэффициент деления делителя частоты 9 вдвое при превышении кодом И,заданного кодахйх-. 20ИРЯ УВОПИЧЕНИИ ВХОДКОЙ ЧаСТОТЫ КОД И чв суммнручошем счетчике 7 начинает уменьшатьсяи нри Мт ййпн на соответствующем выходе дешифратора 13 появляетсясигналпо которому в блоке управления Ж14 вырабатывается сигнал изменения направлениясдвига и импульс сдвига регистра 11,умекьшяюший вдвое код коэффициента деления д.пителя частоты 9, Соответственнока входе суммирующего счетчика 7 вдвое ЗО1;увеличивается частота т,и код в нем снова находится в пределахИ ййююобесцечпв.",и требуемую точность. С учетомдинамики йци, необходимо выбирать несколь.ко большим по сравнению с кодом, выбран- фб,ным из соображений требуемой точности встатике,При дальнейшем увеличении входнойчастоты каждый раз, когда значение кода всуммирующем счетчике 7 становитсяНайсигналом с дешифратора 13 через,блок управления 14 ироизводктся увепиче;нке к. зффкциекта делекия делителя частоты9 вдвое. Благодаря тому, что спорная часто:а ;, яв.чяется промежуто ьчой в устрой 45стве., ее изменение в процессе работы кеалике ка результатумкожеккя.,Сднк из вариантов блока управления 14Работает следуюшим Образом,Если код в суммируюшем счетчике избОменяется в:".Ределах Йнаке "Итйцк, то каждым входкым импульсом 1 триггеры 15 ич16 устанавливаются в нулевое состояние,При этом Открывается элемент "И 19, но55так как до прихОда следуошего импульсаВХОДНОН Частоты Появляется СИГкап Иррк сдец 1 яфр,тора 13, то триггер 15 переходитединичное сост:;якие к с управляющегову.:;лемекта И" 19 снимается раэрешаюлий потенциал. В результате этого через и 20 ке проходят сигналы,14 не вырабатывает сиги 16 входным импульсомв нулевое сосчтояние на едикичком входе триггера 16 появляется сигнал Йс с выхода дешнфратора 13, что соответствует увеличению вдвое текущего периода по сравнению с бывшим до переключения, то триггер 16 подготавливает своим единичным выходом элемент И" 20, через который следуюший входной импульс проходит на нулевойвход триггера 18, Потенциал с нулевого выхода триггера 18 поступает на реверсивный регистр 11, определяя направление его сдвига влево, т. е, в сторону увеличения коэффициента деления делителя частоть 19, Нулевой выход триггера 18 подготавливаетэлемент "И" 22 через который проходит 1 входной импульс у, задержанный в элементах задержки 23 н 24, на вход элемента "ИЛИ" 27, а с его выхода ка сдвиговый вход реверсивного регистра 11, Выходой сигнал элемента "И" 22 через элемент задержки 26 возврашает триггер 18 в еди- ничное состояние, снимаюцее с его выхода открывающий сигнал на элемент И" 22.Если же после установки триггеров 15и 16 входным импульсом в нулевое состояние на единичном входе триггера 15 кепоявится сигнала Й вин, что соответствуетуменьшению вдвое текущего периода по срав. неншо с предшествующим, то элемент "И"19 остается подготовленным к срабатыванию, и очередной импульс входной частоты проходит через элемент И 19 на единичный вход триггера 17, который своим единичным выходом подготавливает элемент И" ,21. Импульс входной частоты, задержанный в элементах задержки 23 и 24, проходитчерез элемент И 21 ка вход эл мента ,ИЛИ" 27, а с его выхода - на сдвкговый вход реверсивного регистра 11, С выхода ,триггера 17 на знаковый вход реверсивного регистра 11 поступает сигнал, Определяю,щий сдвиг з реверсивном регистре 11 кода вправо, уменьшающий коэффициент деления делителя частоты 9 вдвое, Выходкой сигнал злеме 1 та И 21 через элемент задержки 25 возвращает триггер 17 в единичное состояние, снимаюшее с,его выхопа Открывающий сигнал ка элемент И 2ф ю1Такое построение устройства позволя.т ,значительно расширить вниз диапазон изм.- нения умкожаемой частоты с сохранение.л 1 требуемой точности преобразования пориолк на всем диапазоне при оптимальном объе.,1 1 оборудовакия,525235 ЦНИИПИ Заказ 5148/565 Тираж 1029 Подписное филиал ППП Патент", г. Ужгород, ул. Проектная, 4 Формула изобретения Устройство умножения частоты следования импульсов, содержащее два делителя частоты, каждый из которых состоит из 5 вычитзюшего счетчика, вход которого через элементы переноса соединен с выходом регистра памяти, генератор опорной частоты и суммирующий счетчик, кодовые выходы которого через вентили переноса подключе- щ ны к установочным входам регистра памяти первого делителя частоты, счетный вход - к выходу счетчика второго делителя частоты, на установочные входы регистра памяти которого подан сигнал кода коэф фициента умножения, а сбросовый вход регистра памяти первого делителя частоты, управляемые входы вентилей переноса и сбросовый вход суммирующего счетчика подключены к клемме источника входного сигнала, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона изменения умножаемой частоты, в него введены третий делитель частоты, включенный между выходом генератора опорной частоты и входами первого ивторого делителей частоты и состоящий из последовательно соединенных вычитающего счетчика, элементов переноса и реверсивного регистра, дешифратор и блок управления, один из входов которого подключен к клемме источника входного сигнала, другие входы - к выходам дешифратора, вход которого соединен с кодовым выходом суммирующего счетчика, а выходы блока управления подключены к сдвигаюшему и знаковым входам реверсивного регистра третьего делителя частоты.Источники информации, принятые во внимание при экспертизе:1. Авт, св. 354546, кл. Н 03 К 5/00, 1972.2, Авт. св. 357668, кл. Н 03 К 5/01, 1973 прототип).