Анализатор ошибок для устройства контроля резервированной памяти

) ЯД ( 5 а 11 с 2 ио ТЕНИЯ инение 16ственное об ельство СССР29/00, 1980.ент М 125633,ШИБОК ДЛ ЕЗЕРВИР УСТРОИАННО носится к контрольике и может быть)ЮавюЪ ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) описдния изоБ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) АНАЛИЗАТОР ОСТВА КОНТРОЛЯПАМЯТИ(57) Изобретение отиспытательной техн 1812551 А пользовано в оборудованиимикросхем оперативной памярованием запоминающих элизобретения - повышениеконтроля за счет исключенияблока памяти ошибок избытками. Устройство содержитошибок 1, два блока преобадресов, два счетчика ошибокпаратора числа дефектных адмент И 8 и элемент ИЛИпозволяет определить струкления дефектов в контролирбез переполнения блока памябыточными ошибками. 5 ил. для контроля ти с резервиементов. Цель достоверности переполнения очными ошибблок памяти разования 2,3 4, 5, два комресов 6,7, эле, УстройствО туру распредеуемой памяти ти ошибок изИзобретение относится к контрольно- испытательной технике и может быть использована в оборудовании для контроля и ремонта микросхем оперативной памяти, в которых применяется резервирование основйаго массива запоминающих элементов резервными элементами в виде нескольких дополнительных строк и (или) столбцов.Целью изобретения является павышейие достоверности контроля путем исключения переполнения блока памяти ошибок избыточными ошибками,На фиг.1 изображена функциональная схема анализатора ошибок для устройства контроля резервированной памяти; на фиг,2,3 - варианты выполнения регистратора адреса и счетчика ошибок; на фиг,4 - структура испытуемой резервированной памяти; на фиг.5 - временные диаграммы сигналов устройства.Анализатор ошибок для устройства контроля резервированной памяти содержит блок памяти ошибок 1, первый и второй блоки преобразования адресов 2,3 первый и второй счетчики ошибок 4,5, первый и второй кампараторы 6,7 числа дефектных адресов. элемент И 8 и элемента ИЛИ 9, Каждый из блоков преобразования адресов содержит регистратор 10 дефектных адресов, счетчик 11 и регистратор адреса 12, Выход регистратора 10 подключен к входам запрета счетчика 11 и регистратора 12. Выход счетчика 11 подключен к информационному входу регистратора 12. Первый адресный вход 13 устройства подключен к адресным входам регистратора дефектных адресов 10 и регистратора адреса 12 блока 2 и к адресному входу первого счетчика ошибок 4; Второй адресный вход 14 устройства подключен к адресным входам регистратора деФектных адресов 10 и регистратора адреса 12 блока 3 и к адресному входу второго счетчика ошибок 5. Выходы регистраторов адреса 12 каждого из блоков 2 и 3 являются соответственно первым 15 и вторым 16 адресными выходами устройства и подключены к соответствующим адресным входам блока памяти ошибок 1; выход которого является информационным выходом 17 устройства. Входи первого и второго компараторов числа дефектных адресов,6,7 подключены к выходам счетчиков 11 соот.ветствующих блоков 2,3. Выходы компаратаров 6 и 7 подключены соответственно к первому и второму входам элементов ИЛИ 9, выход которого является контрольным выходом 18 устройства. Вход ошибки 19 устраиства подключен к входу элемента И 8,три инверсных входа которого подключены к выходам соответственно блока памяти ошибок 1 и счетчиков ошибок 4,5, а выход - к входам регистрации блока памяти ошибок 1, счетчиков ошибок 4,5, регистраторов 10,12 и счетчика 11 блоков 2 и 3, Адреса Х и 5 У, поступающие на соответственно первый13 и второй 14 адресные входы устройства, задают координаты (соответственна строку и столбец) запоминающего элемента в адресном пространстве Хм Ум испытуемой па мяти. Адреса Х и У; поступающие насоответствующие входы блока памяти ошибок 1 и соответствующие адресные выходы 15, 16 устройства, определяют координаты (соответственно строку и столбец) зарегист рираваннай ошибки в адресном пространстве Хм "Ум блока памяти ошибок.Обозначения "строка", "столбец" являются условными.Блок памяти ошибок 1 представляет со бой одноразрядную оперативную память спроизвольным доступом емкостью Х Ум,В качестве регистратора дефектных адресов 10 применена однарвзрадная оперативная память с числом адресов не менее Хм .в блоке 2 и не менее Ум в блоке 3, Регистрация дефектного адреса проводится записью единицы в соответствующйй адрес памяти.Для упрощения схема компаратора чис ла. дефектных адресов применен вычитающий режим работы счетчика 11.В исходном состоянии в счетчик 11 заносится максимальное допустимое число дефектйых адресов. Компаратора числа де фектнцх адресов б или 7 формирует сигнал"1" на своем выходе. если соответствующий счетчик 11 установлен в состояние "-1",Регистратор адреса 12 (см. фиг.2) представляет собой оперативную память 20, раз рядность которой совпадает сразрядностью счетчика дефектных адресов 11 без учета знакового разряда, а емкость адресного пространства совпадает с емкостью регистратора дефектных адресов 10, 45 Выход памяти 20 подключен к выходу Х (У)регистратора 12 через мультиплексор 21, второй.выход которого подключен к группе младших разрядов адреса. Это необходимо для внешнего задания адреса на входе бла ка памяти ошибок при его обнулении, а также при считывании его содержимого.Счетчик ошибок 4(аналогично - счетчикошибок 5) включает в себя (см,фиг.З) оперативную память 22, регистр 23, мультиплек 5 сар 24, вычитатель единицы 25 идешифратор нулевого состояния 26, Разрядность памяти 22 должна обеспечивать хранение чисел от нуля до пу+1 (или, соответственна, от нуля до пх+ 1), Емкость ад10 15 20 ветствующей резервной строкой или 25 30 40 50 55 ресного пространства памяти 22 должна совпадать с емкостью соответствующего регистратора дефектных адресов. Регистр 23 служит для фиксации данных на входе памяти на время записи. Вычитатель 25 осуществляет вычитание единицы из содержимого памяти, обеспечивая работу какдой ячейки памяти в режиме вычитающего счетчика. Мультиплексор 24 служит для записи в регистр 23 и далее в каждую ячейку памяти 22 начального кода счетчика. Дешифратор26 формирует на выходе сигнал "1", еслиадресуется ячейка памяти 25 с нулевым состоянием. Для пояснения работы устройства рассмотрим структуру испытуемой резервной памяти (см,фиг.4), Испытуемая память содержит основное поле 27 запоминающих элементов, пх резервных строк 28 и пу резервных столбцов 29. Координаты элементов основного поля задаются адресами Х и У, Каждая строка Х или столбец У основного поля, в которых имеются дефектные элементы памяти, могут быть замещены соотстолбцом. Еси в строке Х основного поля имеется один дефектный элемент 30, то дефект может быть устранен покрытием дефектного элемента одной резервной строкой 28 или столбцом 29, При двух дефектах в строке Х потребуются два резервных столбца 29 или одна резервная строка 28. Если количество дефектных элементов в строке Х превышает количество резервных столбцов пу, дефект может быть устранентолько резервной строкой 28, Таким образом, регистрировать более пу+1 ошибок в строке Х не имеет смысла, аналогично, не имеет смысла регистрировать более пх+1 ошибок 31 в столбце У, т.к, все последующйе ошибки не влияют на способ рел 1 онта,т.е, являются избыточными. Если не принимать в расчет избыточные ошибки, то максимальное количество ошибок, которые могут быть покрыты резервными элементами, равноО (пх + 1) пу+ (пу + 1) пх,а максимальное допустимое количество дефектных адресов равнойх = пх+ пу (пх+ 1) = пх+ пу+ пх пу;йх = пу+ пх (пу+ 1) = йх = й,Таким образом, при любом соотношениичисла резервных элементов 28 и 29 определяющими для ремонта памяти являютсяошибки, которые могут быть зафиксированы в памяти емкостью М элементовАнализатор работает следующим образом. Перед началом контроля резервированной памяти выполняется процедураначальной установки, при этом обнуляется каждая ячейка блока памяти ошибок 1, каждая ячейка регистратора дефектных адресов10 и регистратора адреса 12 блоков 2 и 3.В каждую ячейку первого счетчика оши-,5 бок 4 заносится число пу+1. э в каждуюячейку второго счетчика ошибок 5 - числопх+ 1, В счетчики 11 блоков 2 и 3 заноситсячисло И. Цепи, обеспечивающие начальнуюустановку анализатора, на Фиг,1 не показаны,В процессе испытания резервированной памяти каждая обнаруженная ошибка ввиде логической единицы поступает на входошибки 19 устройства, на входы 13 и 14которого одновременно поступают адреса Хи У дефектного элемента.Первая ошибка Формирует на выходеэлемента И 8 сигнал регистрации ошибкисм,фиг.5), по которому состояние счетчика11 записывается импульсом С 1 в регистратор адреса 12 в обоих блоках 2 и 3. Послепоявления данных на выходах регистраторов 12, импульсом С 2 производится регистрация ошибки в блоке памяти ошибок 1 и врегистраторах 10, вычитается единица изсодержимого счетчиков 11 блоков 2. и 3 исчетчиков 4,5. Цепи подачи импульсов С 1 иС 2 на фиг.1 не показаны. В дальнейшем припоступлении ошибки, адрес Х которой совпадает с адресом Х ранее зарегистрированной ошибки, регистратор дефектныхадресов 10 блока 2 сформирует сигнал "1"на своем выхода, запрещающий запись новых данных в регистратор адреса 12 и вычи 5 тание единицы в счетчике 11. Такая ошибказапишется в блоке памяти ошибок 1 с темже адресом Х, что и ранее зарегистрированная ошибка. Аналогично происходит в блоке3 и ри совпадении адреса У ошибки.Если в строке зарегистрировано пу+1ошибок, то при каждом последующем появлении ошибки с таким же адресом Х на выходе счетчика 4 будет Формироватьсяединица, запрещающая прохождение сиг 5 нала ошибки нэ выход элемента И 8. Этимисключается регистрация избыточных ошибок в строке. Аналогично исключаются избыточные ошибки в столбце сигналомсчетчика 5.Повторное появление ошибки с тем жеадресом Х, У) не должно изменять состояние счетчиков 4 и 5. Это достигается блокировкой сигнала ошибки на входе элементаИ 8 сигналом "1", поступающим с выходаблока памяти ошибок 1.Для обеспечения надежности регистрации ошибок сигнал на входах регистрацииблока памяти ошибок 1, счетчиков 4,5, регистраторов 10 и счетчиков 11 должен сохранять постоянство до окончания действия1812551 10 15 20 26 выходом счетчика, вход запрета которого соединен с входом запрета регистратора адреса и с выходомрегцстратора дефектных 30 адресов, адресные входы которого соединены с адреснь 1 ми входами регистратора адреса, с адресными входами соответствую.. щего счетчика ошйбок и являются соответствующими . адресными входами35 аналиЗатора, выходы регистратора адреса каждого блока преабэазования адресов со 40 блока памяти ошибок является информационным выходом анализатора; выход счетчика каждого блока преобрэзоаания адресов соединен с входом соответствующего компэратора чйсла дефектных адресов, входы 48 регйстрации регищатора дефектных адрега блока преобразования адресов соединены с входами регистрации счетчиков ошибок и с входом регистрации блока 80 памяти ошибок, о т л и ч э ю щ и й с я тем,что, с целью йоюыщеийя достоверности контроля анализатора путем исключения переполнения блока памяти ошибок избыопределяются путем последова гельного перебора адресов Х (У)и выявления тех их них, которым соответствуют коды Хр (У ) в памяти 20 регистратора 12.Для сокращения потерь времени нэ.определение адресов Хр и Ур каждый из регистраторов адреса может быть дополнен (как % и в прототипе) дополнительным блоком памяти 32 (показан на фиг,2 штриховой линией) для хранения адресов Х и У дефектных линий с глубиной адресного пространства не менее й. Считывание адресов импульса С 2, Если реальные задержки сигналов на выходах блока памяти ошибок 1, счетчиков 4,5 и элемента И 8 не обеспечивают выполнение этого условия, на выходе элемента И 6 необходимо включить элемент задержки (на фиг,1 показан штриховой линией).Кэк только число дефектньх строк превысит значение й, счетчик 11 блока 2 перейдет в состояние "-1". Отрицательное состояние счетчика сформирует на выходе компаратора числа дефектных адресов 6 сигнал "1", который через элемент ИЛИ 9 поступит на контрольный выход 18 устройства, сигнализируя о. неремонтопригодности контролируемой памяти - "Брак", Аналогично формируется сигнал "Брак" с помощью комйарэтора 7 при превцшенйи числа дефектных адресов значения й а счетчике 11 блока 3,При положительном завершении контроля блок памяти ошибок содержит все ошибки, исключая избыточные, взаимное относительное расположение которых полностью соответствует расположению дефектйых ээпойинэющих элементов в осйовнам поле резервйрованной памяти. Адреса ошибок Х и У в блоке памяти ошибок взаимно соответствуют адресам Х и У дефектных элементов памяти. Такое соответствие заФиксирюеэно в памяти регистраторов адреса 12, Этих данных достаточно для одиозйэчного определенйя ремонтопригодности и способа ремонта резервированной памяти,Для чтения блока памяти ошибок выход регистратора адреса подключается к группе младших разрядов айреса с помощью мультиплексора 21 (см.фиг,2). Считывание данных из блока памяти,ошибок производится последовательным перебором всех комбийаций младших разрядов адресов Х и У на входах 13 и 14 устройства. В результате анализа содержимого блока памяти ошибок определяются преобразованные коды Хр и Ур адресов дефектных элементов, подлежащих ремонту. Фактические адреса Хр (Ур) Х и У дефектных элементов осуществляетсяв этом случае на выходах Хр и У одновременно с чтением содержимого блока памятиошибок. Таким образом, предлагаемый анализатор ошибок для устройства контроля резервированной памяти обеспечивает более высокую достоверность контроля в случае линейного группирования дефектов за счет исключения регистрации избыточных ошибок, Формула изобретения Анализатор ошибок для устройства контроля резервированной памяти, содержащий блок памяти ошибок, первый и второй блоки преобразования адресов, первый и второй компарэторы числа дефектных адресов, первый и второй счетчики ошибок, элемент И и элемент ИЛИ, выход которого является контрольным выходом анализатора, каждый из блоков преобразования адресов содержит регистратор дефектных адресов, счетчик и регистратор адреса, информационный вход которого соединен с единены с соответствующими адресными входами блока-ламяти ошибок и являются адресными выходами анализатора, выход сов, счетчика и регистратора адреса каждоточными ошибками, выходы счетчиков ошибок соединены соответственно с первым и вторым инверсными входами элемента И, третий вход которого является входом ошибки анализатора, выход элемента И соединен с входом регистрации блока памяти ошибок, выход которого соединен с четвертым инверсным входом элемента И, выходы компараторов числа дефектных адресов подключены соответственно к первому ивторому входам элемента ИЛИ.СигНОЛ региСераЩОИ ОЮШдки Выход реистращора Ю фон,5Составитель Н,ЖаровинТехред М,Моргентал Ред орректор ноекрытиям при ГКНТ СССР аказ 1876 ВНИИП Тираж Подпэрственного комитета по изобретениям и о 113035, Москва, Ж, Раушская наб.,л. Гагарина, 101 Производственно-издательский комбинат "Патент", г. У