Устройство для сопряжения интерфейсов

(54) УСТРОЙСТВТЕРФЕЙСОВ М 358 1971. ии М 6 1987,О ДЛЯ 58,544 РЯЖЕ Н ИЯ. ИНИзоброй техник одключе лектронн мер, к пер одной ин тносится к вычислительет быть использовано для иферийных устройств к рсвым машинам (наприой ЭВМ), имеющим выстык С 2 (В 5 - 232 С). тение о еимож ия пер м циф сональн ерфейс ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕ 1 Т СССР) К АВТОРСКОМУ СВ М 8едовательский институт Цель изобретения - упрощение устройства.Указанная цель достигается тем, что устройство сопряжения интерфейсов, содержащее шины первого и второго интерфейсов, элементы приема и передачи информации, первый и второй регистры адреса, тактовый генератор, содержит пять регистров, элемент задержки, формирователь импульсов, два делителя числа импульсов, с первого. по пятый триггеры, элемент ИЛИНЕ, пять элементов ИЛИ-НЕ, узел начального сброса. выход тактового генератор соединен через элемент И с входом первого из последовательно включенных делителей числа импульсов; выход второго элемента И соединен через элемент задержки И и эле5 Ц.1798791 А 1(57) Изобретение относится к области вычислительной техники и может быть использовано для подключения периферийных устройств к Э В М (нап ример к ПЭ В М), имеющим выходной интерфейс стык С 2, Целью изобретения является упрощение устройства. Устройство содержит элементы приема и передачи, регистры адреса, регистры, тактовый генератор, формирователь импульсов, делители импульсов, триггеры, элементы И, И-НЕ, задержки, узел начального сброса. 3 ил. мент ИЛИ-НЕ с В-входом ВЯ-триггера и первым и вторым регистрами.Выход первого делителя соединен с С- . входом третьего и четвертого регистров и с С-входом второго, третьего и четвертогоепааЪ триггеров, выход второго делителя соединен с входами элементов И, начиная со вто рого, с входом С пятого триггера и второго регистра, выходы элементов И, начиная со СО второго, соединены с входами С соответст- ф венно первого и пятого регистров первого и 0 второго регистров адреса, единичный выход д ВЯ-триггера соединен с входом формирователя и входом первого элемента И, выход формирователя соединен с входом Я пятого триггера и через первый эгемент И-НЕ с входом В всех делителей и вторым входом элемента ИЛИ-НЕ, Выход элемента приема соединен с входом 5 ВЯ-триггера, с О-входом второго триггера, выход которого соединен с ОВ-входом третьего регистра, выходы которого соединены с внутренней шиной устройства, которая соединена с входами всех разрядов регистров адреса и пер 1798791вого и пятого регистров, выходы регистров адреса и четыре младших разряда первого регистра поступают на шины адреса второго интерфейса, выходы пятого и входы четвертого регистров поступают на шины данных второго интерфейса, выходы стар.ших разрядов первого регистра поступают через элементы И-НЕ, начиная со второго, на шины управляющих сигналов второго интерфейса. Выход схемы начального сброг." соединен с входом первого элемента И-НЕ, выход старшего разряда четвертого регистра соединен со входом О третьего триггера, выход которого соединен с О входом четвертого триггера, инверсный выход которого соединен с входом элемента передачи, выход которого соединен с выходом устройства, вход элемента приема соединен с входом устройства, выход третьего элемента И-НЕ - с входом установки в единицу третьего триггера и с входом разрешения приема параллельного кода в четвертый регистр, выход четвертого элемента И-НЕ соединен с входом перевода в третье состояние пятого регистра, выход пятого триггера соединен с входом второго регистра, выводы которого соединены с входами элементов И, начиная со второго.В устройство дополнительно введеныпять регистров, элемент задержки, формирователь импульсов, два делителя числа импульсов, элемент ИЛИ-НЕ, пять элементов И-НЕ и И, схема начального сброса, три От-триггера, один ВЯ-триггер, установкой в единицу которого разрешается прохождение тактовых импульсов на вход делителейчисла импульсов, которые определяют синхронизацию приема кода и выдачу кода и определяют время выдачи управляющих сигналов. Это позволяет осуществить связь ЭВМ, имеющей интерфейс С 2, с периферийным устройством с интерфейсом И 41, не применяя в интерфейсном устройстве дополнительного микропроцессора связи и ОЗУ и ПЗУ, его обслуживающих, и позволяет существенно сократить более чем на 100 .количество оборудования,Структурная схема устройства представлена на фиг.1; временная диаграмма -на фиг.2 и 3,Устройство сопряжения интерфейсовсодержит элементы .приема 1 и передачи 2информации, первыйи. второй регистры ад. реса 3 и 4, тактовый генератор 5, регистрыб - 10, элемент задержки 11, формировательимпульсов 12. делители числа импульсов 13,14, триггеры 15-19, элемент ИЛИ-НЕ 20,пять элементов И-НЕ 21-25,и И 2 б-ЗО, узелначального сброса 3 1. Выход тактового генератора соединен 5через элемент И 26 с входом первого делителя числа импульсов 13, выход второго элемента И 30 соединен через элемент5 задержки 11 и элемент ИЛИ-НЕ 20 с входами сброса триггера 15 и регистров 8, 10,выход 32 первого делителя 13 соединен ссинхровходами третьего б и четвертого 9регистров и второго 16, третьего 17 и четвер"0 того 18 триггеров, выход ЗЗ второго делителя 14 соединен с входами элементов И27 - 30, с синхровходами пятого триггера 19и второго регистра 10, выходы 35 - 38 элементов И 27-30 соединены с синхровходами соответственно регистров 3, 4, 7, 8,единичный выход триггера 15 соединен свходом формирователя 12 и входом элемента И 26, выход 44 формирователя 12 соединен с входом Я триггера 19 и через элемент20 И-НЕ 21 с входом сброва делителей 13, 14 ивторым входом элемента ИЛИ-НЕ 20, выходэлемента приема 1 соединен с входом триггера 15, с входом триггера 16, выход которого соединен с входом регистра 6, выходыкоторого соединены с входами всех разрядов регистров адреса 3, 4 и регистров 7, 8;выходы регистров адреса 3, 4 и четыре младших разряда регистра 8 поступают на шиныадреса второго интерфейса, выходы регист 30 ра 7 и входы регистра 9 поступают на шиныданных второго интерфейса, выходы старших разрядов регистра 8 поступают черезэлементы И-НЕ 22 - 25 на шины 39 - 42 управляющих сигналов второго интерфейса; вы 35 ход узла начального сброса 3.1 соединен свходом элемента И-НЕ 21, выход старшегоразряда регистра 9 соединен со входомтриггера 17, выход которого соединен с входом триггера 18, инверсный выход которого40. соединен с входом элемента передачи, выход которого соединен с выходом 45 устройства, вход элемента приема соединен свходом 46 устройства, выход 40 элементаИ-НЕ 23 соединен с входом установки в еди 45 ницу триггера и с входом разрешения приема параллельного кода в регистр 9, выход. 41 элемента И-НЕ 24 соединен с входомперевода в третье состояние регистра 7, выход триггера 19 соединен с входом регистра50 10, выходы которого соединены с входамиэлементов И 27-30.Устройство работает следующим образом,При включении питающего напряжения55 (см. фиг,1 - 3) на вход элемента И-НЕ 21 поступает с узла начального сброса 31 отрицательный импульс и на выходе элемента 21появляется высокий потенциал. который устанавливает в ноль делители 13, 14 и регистры 8, 10. При приход, н;. яхпд 1610 15 20 30 35 40 50 усбайства первого стартового импульса (момент 10, положительный импульс) на выходе элемента 1 появляется низкий уровень, который устанавливает триггер 15 в единичное состояние. По переднему фронту положительного перепада нэ своем входе срабатывает формирователь 12, на выходе которого появляется узкий отрицательный импульс, который устанавливает в единицу триггер 19, а также. пройдя через элемент 21, устанавливает делители числа импульсов 13, 14 в нулевое состояние и, пройдя через элемент 20, подтверждает состояние "ноль" регистров 8, 10. Высокий потенциал с выхода триггера 15, поступая на вход элемента 26, разрешает прохождение через этот элемент импульсов с генератора 5 на вход делителя 13. Делитель 13 начинает считать импульсы. После появления на выходе делителя 13 в момент Т 1 положительного импульса он поступает на вход С триггера 16 и регистра 6 и по переднему франту импульса в триггер 16 запоминается первый разряд кода (стартовый. бит), Затем в момент Т 2 по переднему фронту положительного импульса на выходе делителя 13 происходит перезапись информации с триггера 16 в младший разряд регистра 6 и прием следующего бита в триггер 16 (первый информационный бит), т,е, при появлении на выходе делителя 13 каждого следующего импульсаследующий бит информации запоминается в триггере 16, а предыдущий переписывается в регистр 6 и сдвигается в нем на один разряд от младших разрядов к старшим, При появлении на выходе делителя 13 10-го импульса в регистре 6 будут 8 бит информации (предположим, что использован для передачи по интерфейсу стык С 2 асинхронный режим работы с длиной слова 8 бит без контроля на четность - нечетность).Предположим, что необходимо считатькод с ячейкой памяти адреса 0105 Н, а затем в эту ячейку послать код 89 Н (буква Н указывает, что код шестнадцатиричный). В этом случае в момент Т 10 в регистре 6 будет находится код РАН, инверсныйкоду 05 Н, тэк как нэ шины адреса и данных (как в стандартном интерфейсе И 41) код выдается в инверсном виде (младшие 8 разрядов адреса ячейки), После того кэк на выходе делителя 13 окончится десятый импульс(момент Т 11), появляется первый положительный импульс на выходе делителя 14, который поступает на синхровход триггера 19 и регистра 10 и на элементы 27 - 30, На выходе 35 появляется положительный им-. пульс, который разрешает прием кода 05 с выхода регистра 6 в регистр 3. Затем в следующие моменты времени (с Т 11 по Т 21) приходящий на вход 46 последовательный код ЕЕН, инверсный коду 01 Н (старшие раз. ряды адреса), запоминается в регистре 6. После того, как нэ выходе делителя 13 окончится 20-й импульс, на выходе делителя 14 в момент Т 22 появляется второй положительный импульс, который, пройдя через элемент 29 (так как на втором входе элемента 29 в этот момент высокий потенциал), разрешает прием кода ГЕН с выхода регистра 6 в регистр 4,Затем аналогично в промежутки времени с Т 23 по Т 32 запоминается последовательный код РЕН, инверсный коду 00 (код третьего байта при режиме чтения безразличен), в регистр 6, а затем он переписывается в регистр 7.Затем аналогично в момент времени с Т 34 по Т 43 запоминается в регистре 6 последовательный код 2 ЕН, приходящий на вход 46, В четвертом байте передаются старшие разряды адреса и сигналы управления, По окончании сорокового импульса на выходе делителя 13 момент Т 44 появляется четвертый положительный импульс нэ выходе делителя 14, который, пройдя через элемент 30, разрешает прием кода 2 ГН с выхода регистра 6 в регистр 8, а также выдэчу через элемент 24 управляющего сигнала чтения. .Таким образом, в момент Т 44 на шину 40 выдаетсяотрицательный импульс, который устанавливает в единицу триггер 18 и по которому принимается код с шин данных периферийного устройства в регистр 9,Передача принятого кода например 55 Н происходит при приеме следующих 10 импульсов на вход 46 (первый стартовый, восемь информационных и один стоповый бит),Предположим, необходимо затем выдать код 33 Н (инверсный ему ССН) в ту же ячейку с адресом 0105 Н, то тогда вначале аналогично последовательно посылаются младшие разряды адреса (момент Т 49 - Т 59), старшие разряды адреса (Т 59 - Т 70), данные (Т 70 - Т 81), код в четырех младших разрядах которого самые старшие разряды адреса, а в четырех старших разрядах - 4 (момент Т 81 - Т), Код 4 в.самых старших разрядах 4-го байта указывает, что выполняется режим записи. Передача кода. с периферийного устройства, принятого в устройство в момент Т 44, по интерфейсу И 41 происходит в момент Т 49 - Т 60,На фиг.2 и 3 цифрами 10-1, 10-2, 10-3 10 - 4 обозначены выходы различных разрядов регистра 10,Вход регистра 9 и вход триггера 19 подключены к шине корпуса и поэтому при при 1798791ходе на вход с этих устройств тактовых импульсов заносится последовательно код нуля,Формула изобретенияУстройство для сопряжения интерфей сов, содержащее шины первого и второго интерфейсов, элементы приема и передачи информации, первый и второй регистры адреса, тактовый генератор,о т л и ч а ю щ е ес я тем, что, с целью упрощения, оно содер жит пять регистров, элемент задержки, формирователь импульсов, два делителя числа импульсов, пять триггеров, элемент ИЛИНЕ, пять элементов И-НЕ и пять элементов И, узел начального сброса, выход тактового 15 генератора соединен с первым входом первого элемента И, выход которого соединен с входом первого делителя числа импульсов, выход второго элемента И соединен через элемент задержки с первым входом 20 первого элемента ИЛИ-НЕ, выход которого соединен с входами сброса первого триггера, первого и второго регистров, выход первого делителя числа импульсов соединен с синхровходами третьего и четвертого реги стров; второго, третьего и четвертого триггеров, выход второго делителя числа импульсов соединен с первыми входами с второго по пятый элементов И, синхровходом пятого триггера и второго регистра,вы ходы с второго по пятый элементов И соединены с синхрьвходами соответственно первого, пятого регистров, первого и второго регистров адреса, единичный выход первого триггера соединенс входом форми рователя импульсов и вторым входом первого элемента И, выход формирователя импульсов соединен с установочным входом пятого триггера и первым входом первого элемента И-КЕ, выход которого 40 соединен с входом сброса первого и второго делителей числа импульсов и вторым входом элемента ИЛИ-НЕ, выход элемента приема соединен с установочным входом первого триггера, с входом данных второго триггера, выход которого соединен с входом данных третьего регистра, выходы которого соединены с входами данных первого и второго регистров адреса, первого и пятого регистров, выходы первого и второго регистров адреса и четыре младших разряда первого регистра являются выходом адреса устройства, выходы пятого и входы данных четвертого регистров являются входом-выходом данных устройства, выходы старших разрядов первого регистра соединены с первыми входами с второго по пятый элементов И-НЕ, выходы которых являются выходами управляющих сигналов устройства, выход узла начального сброса соединен с вторым входом первого элемента И-НЕ. выход старшего разряда четвертого регистра соединен с входом данных третьего триггера, выход которого соединен с входом данных четвертого триггера, инверсный выход которого соединен с входом элемента . передачи, выход которого соединен с выходом данных устройства, вход элемента приема соединен с входом данных устройства, выход третьего элемента И-НЕ соединен с входом установки в "1" третьего триггера и с входом разрешения приема параллельного кода четвертого регистра, выход четвертого элемента И-НЕ соединен с входом перевода в третье состояние пятого регистра, выход пятого триггера соединен с входом данных второго регистра, выходы которого соединены с вторыми входами с второго по пятый элементов И.актор Н.Коляда Корректор А,Мо Подписноезобретениям и открытиям и ри ГКНТ СССРРаушская наб 4/5