Устройство для контроля последовательности прохождения сигналов

(19) ) ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЪСТВУ(56) Авторское свидетельство СССРВ 1543407, кл, б 06 Р 11/16, 1990,Авторское свидетельство СССР1 ч. 1297050, клг 8 06 Р 11/00, 1987 (прототип),(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕ.ДОВАТЕЛЬНОСТИ ПРОХОЖДЕНИЯ СИГНАЛОВ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах управления для контроля команд и сигналов. Цель изобретения Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах управления для контроля команд и сигналов,Цель изобретения - расширение функциональных возможностей устройства в и роцессе контроля циклических последовательностей потенциальных сигналов за счет контроля временных интервалов между ними.На фиг, 1 приведена функциональная схема устройства; на фиг. 2 - временная диаграмма работы устройства для двух входных сигналов.Устройство содержит входы 1 контролируемых сигналов последовательности, ре(я)з 6 06 Р 11/16, Н 03 К 5/19- расширение функциональных возможностей за счет контроля интервалов между сигналами. Устройство содержит регистр, блок определения очередности выделения сигналов с элементами, мультиплексор, счетчик, дешифратор, элементы НЕ, И, счетчик, регистр, триггер, элемент ИЛИ, блок постоян- . ной памяти, триггер, регистр, счетчик, элемент ИЛИ, блок сравнения, элемент И, генератор импульсов. В предложенном устройстве за счет вве,.;ения двух регистров, блока выделения сигналов, дешифратора, счетчика, элементов И, ИЛИ, НЕ обеспечивается наряду с контролем очередности контроль интервалов поступления сигналов, что расширяет функциональные возможности устройства, повышает качество, глубину и достоверность контроля функционирования систем с циклическими последовательностями команд и сигналов. 2 ил. гФ 1бд гистр 2 с О-триггерами, блок 3 определения к. очередности сигналов, включающий элементы И 4, НЕ 5, ИЛИ 6, мультиплексор 7, счетчик 8, дешифратор 9, элемент НЕ 10,О элемент И 11, счетчик 12, регистр 13, триггер Л 14, элемент ИЛИ 15, блок 16 постоянной памяти, триггер 17, регистр 18, счетчик 19, )Е элемент ИЛИ 20, блок 21 сравнения, эле- а мент И 22, вход 23 начальной установки, генератор 24 импульсов,Устройство работает следующим образом.В исходном положении сигнал начальной установки, подаваемый по входу 23, устанавливает в нулевое состояние счетчик 12, регистры 13 и 18, через элемент ИЛИ 15- .риггер 14, через элемент ИЛИ 20 - счетчик 19 и в единичное состояние триггер 17, ,соторый сбрасывает сигнал ошибки со своего инверсного выхода. Триггер 14 сигнал. со своего: нверсного выхода открывает элемент И 11, Тактовые импульсы генерато;.-, "4 пос. ч .ают на тактовые входы счетчи;:.оэ 12 и 19 и через элемент И 11 - на тактовые входы триггеров регистра 2.Счегчики 12 и 19 включаются в режим непрерывного счета по срезу тактовых имп,льсов, Счетчик 12 через мультиплексор 7 циклически и последовательно опрашивает выходы блока 3. При отсутствии входных сигналов на входах 1 триггеры 2 фронтом тею щего тактового импульса устанавливаются в нулевое состояние. Поэтому на входах и выходах блока 3, а также на выходе ,мультиплексора 7 устанавливаются нулевые сигналы, Нулевой сигнал мультиплексора 7 через элемент НЕ 10 удерживает счетчик 8 а нулевом положении.Контролируемые потенциальные сигналы циклически поступают на входы 1 следующим образом: сигнал, поступающий первым, подается на вход 1-1; сигнал, поступающий вторым - на вход 1-2, и т,д., сигнал, поступающий п+1)-м, на вход 1 - п+1), При этом предельное значение временного интервала между первым и вторым сигналами равно Т, между вторым и третьим сигналами - Т 2 и т,дмежду (и)-м и и-м сигналами Тл, При поступлении первого сигнала последовательности по входу 1-1 триггер 2-1 регистра 2 фронтом текущего тактового импульса с выхода элемента И 11 устанавливается в единичное состояние, Первый сигнал на входе 1-". удерживается до конца последовательностии сигналов, Триггер 2-1 открывает элемент И 4-1 в блоке 3, в котором подготовлены к открыванию все элементы И 4-" 4-2 но на который не поступают сигналы с триггеров 2-2, 2-3, 2 - п+1),При опросе выхода элемента И 4-1 на выходе мультиплексора 7 формируется единичный сигнал, который блокирует работу счетчика 12 и через элемент Н Е 10 вкл ючает счетчик 8.Кроме того, фронтом сигнала мульти. плексора 7 триггер 14 устанавливается в единичное состояние, так как на его О-вход постоянно подан сигнал "1". На выходах счетчика 12 формируется адрес (номер) первого контролируемого сигнала. Этот адрес подается на первые адресные входы блока 16 памяти и информационные входы регистра 13, На вторые адресные входы блока 16 поступает нулевой адрес с выходов регистра 13, Последний предназначен для хранения адреса предыдущего контролируемогосигнала последовательности,Таким образом, совокупный адрес, подаваемый на блок 16 памяти, при правиль 5 ной последовательности контролируемыхсигналов содержит адреса предыдущего ипоследующего сигналов, По каждому изправильных совокупных адресов в блоке16 памяти предварительно записана сле 10 дующая информация: признак правильнойочередности и признак интервала в видесигналов уровня "1" (выходы 3 и 1 блока 16соответственно) и код временного интервала (Т 1, Т 2 Тл, выходы 2 блока 16).15 Триггер 14 управляет выборкой указанных сигналов из блока 16 памяти и закрывает элементы И 11 и 22. Тактовые импульсыперестают поступать на тактовый вход регистра 2, Кроме того, триггер 14 через элемент20 ИЛИ 20 удерживает в нулевом состояниисчетчик 19 интервала. Счетчик 8 после включения счиает до фронта четвертого тактового импульса. При этом формируется сигнална его третьем выходе, который блокирует25 дальнейший счет в счетчике 8, Два состояния счетчика 8 (01, 10) декодируются дешифратором 9, элементы И 9-1, 9-2, которогостробируются инверсными тактовыми импульсами с выхода элемента НЕ 5,30 Импульс с первого выхода дешифратора 9 поступает на тактовые входы триггера17 и регистра 18. Признак правильной очередности с выхода 3 блока 16 подтверждаетединичное состояние триггера 17 и сигнал35 ошибки не формируется, Признак интервала и код интервала для первого сигнала -Т 1)с выходов 1 и 2 блока 16 записывается врегистр 18, Причем код интервала с группывыходов регистра 18 подается на первые40 входы блока 21 сравнения, а признак интервала с выхода соответствующего разрядарегистра 18 подготавливает к открываниюэлемент И 22. Второй импульс дешифратора9 фиксирует в регистре 13 адрес текущего45 первого контролируемого сигнала с выходов счетчика 12, через элемент ИЛИ 15 сбрасывает в нуль триггер 14, который открываетэлементы И 11 и 22 и через элемент ИЛИ 20снимает сигнал с входа сброса счетчика 19.50 Счетчик 19 включается в режим счетчика интервала Т. В случае, если за время Твторой контролируемый сигнал не поступает на вход 1-2 устройства, счетчик 19 заполняется тактовыми импульсами до состояния,55 идентичного коду в регистре 18, и блок 21сравнения формирует сигнал ошибки интервала, который через элемент И 22 блокирует счетчик 19 и выдается во внешнееустройство,В случае, если второй контролируемый сигнал поступает на вход 1-2 в пределах интервала Т 1, фронт текущего тактового импульса элемента И 11 устанавливает.в единичное состояние триггер 2-2 и подтверждает единичное состояние триггера 2-1, так как первый сигнал сохраняется на входе 1-2 до окончания всей последовательности сигналов. Триггер 2-2 через элементы ИЛИ 6-1, НЕ 5-1 закрывает элемент И 4-1 в блоке 3 и, таким образом, в блоке 3 выходной сигнал формируется только на выходе элемента И 4-2,После закрывания элемента И 4-1 снимается сигнал с выхода мультиплексора 7, который адресуется счетчиком 12 к выходу элемента И 4-1, При этом снимается сигнал запрета с управляющего входа счетчика 12 и он продолжает опрос выходов блока 3 с текущего адреса. При опросе выхода элемента И 4-2 на выходе мультиплексора 7 снова формируется сигнал и указанный и роцесс повторяется. При этом триггер 14 через элемент ИЛИ 20 сбрасывает в нуль счетчик 19 до выработки им интервала Т 1, а в регистр 18 записывается код интервала Т 2 и т.д. В дальнейшем последний сигнал по входу 1 - (и+1) включает триггер 2 - (и+1), который через элементы ИЛИ 6 (п), 6-2, 6-1 НЕ 5-п, 5(п), 5-2, 5-1 закрывает элементы И 4-п, 4-(п), 4-2, 4-1 и формирует выходной сигнал только на выходе и+1 блока 3. При этом все триггеры регистра 2 включены, Последний (п+1)-.й сигнал последовательности отнесен во времени от первого сигнала следующей последовательности на интервал Тп, во время которого все сигналы на входах 1 сбрасываются и затем вновь поступает первый сигнал на вход 1-1 и т.д.В случае нарушения очередности поступления входных сигналов, например (и+1)-й сигнал поступает вторым или вместо одного второго сигнала одновременно поступают несколько сигналов - второй, третий и (и+1), сигнал (и+1) закрывает все элементы И 4 в блоке 3, а выходной сигнал формируется только на (и+1)-м выходе блока 3, При этом в счетчике 12 устанавливается адрес (и+1)-го сигнала.Таким образом, на адресные входы блока 16 памяти подается совокупный адрес, содержащий неправильное сочетание исходных адресов: адрес (и+1)-го сигнала в счетчике 12 и адрес первого сигнала в регистре 13, зафиксированный в предыдущем цикле обработки первого контролируемого сигнала, В блоке 16 в ячейках, адресованных неправильными совокупными адресами, записана нулевая информация, Поэтому первый импульс дешифратора 9 устанавливает в нулевое состояние триггер 17, с инверсного выхода которого выдается сигнал ошибки очередности.Устройство работает аналогично придругих нарушениях очередности и интервалов в контролируемых последовательностях сигналов.Формула изобретения10 Устройство для контроля последовательности прохождения сигналов, содержащее генератор импульсов, выход которого подключен к счетным входам первого и второго счетчиков, группа выходов первого 15 счетчика соединена с группой адресных входов мультиплексора, первой группой адресных входов блока постоянной памяти и группой информационных входов первого регистра, группа выходов которого соедине на с второй группой адресных входов блокапостоянной памяти, первый и второй триггеры, первый элемент И, первый элемент ИЛИ, первый вход которого соединен с входом начальной установки устройства и с 25 входом сброса первого регистра, выход первого элемента ИЛИ соединен с входом сброса первого триггера, блок сравнения, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможно стей устройства за счет контроля временных интервалов между сигналами, в неГо введены второй и третий регистры, блок определения очередности, дешифратор, третий счетчик, второй элемент ИЛИ, вто рой элемент И, элемент НЕ, причем входыконтролируемой последовательности устройства соединены с информационными входами соответствующих разрядов второго регистра, выходы которого подключены к 40 информационным входам блока выделениясигналов, выходы которого соединены с группой информационных входов мультиплексора, выход которого соединен с входом разрешения первого счетчика, входом 45 элемента НЕ и тактовым входом первоготриггера, информационный вход которого соединен с шиной логической единицы, выход элемента НЕ соединен с входом сброса второго счетчика, инверсный выход третье го разряда которого соединен с входом разрешения второго счетчика, выходы первого и второго разрядов которого соединены с одноименными входами дешифратора, стробирующий вход которого соединен с 55 выходом генератора импульсов и с первымвходом первого элемента И, выход которогосоединен с тактовым входом второго регистра, первый выход дешифратора соединен с тактовымивходами второго триггера и третьего регистра, группа выходов которого1734095 35 40 50 55 соединена с первой группой входов блока сравнения, вторая группа входов которого соединена с группой выходов третьего счетчика, счетный вход которого подключен к выходу генератора импульсов, а вход разрешения - к выходу ошибки интервала устройства и выходу второго элемента И, первый вход которого соединен с выходом третьего регистра, второй вход второго элемента И соединен с выходом блока сравнения, третий вход второго элемента И соединен с вторым входом первого элемента И и с инверсным выходом первого триггера, прямой выход которого соединен с первым входом второго элемента ИЛИ и с входом выборки блока постоянной памяти, выход признака интервала и группа выходов интервала которого соединены с соответствующими информационными входами третьего регистра, выход признака правильной очередности блока постоянной памяти соединен с информационным входом второго триггера, инверсный выход которого является выходом ошибки очередности устройства, единичный вход второго триггера соединен с входами сброса третьего регистра, первого счетчика, входом начальной установки устройства и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса третьего счетчика, второй выход дешифратора соединен с тактовым входом первого регистра и вторым входом первого элемента ИЛИ, причем блок определения очередности сигналов содержит группу из и элементов И, группу из (и) элементов ИЛИ, группу из и элементов 5 НЕ, где п+1)-число входов блока определения очередности сигналов, с первоо по и-й входы блока определения очередности сигналов соединены с первыми входами соответствующих элементов И группы, причем 10 входы блока определения очередности сигналов, с второго по п-й, соединены с первыми входами соответствующих элементов ИЛИ группы, выход первого элемента ИЛИ группы соединен через первый элемент 15 НЕ группы с вторым входом первого элемента И группы; выход каждого последующего элемента ИЛИ группы, с второго по (п)-й, соединен с вторым входом предыдущего элемента ИЛИ группы и через 20 соответствующий элемент НЕ группы - свторыми входами второго и последующих элементов И группы до (п)-го элемента соответственно, (и+1)-й вход блока определения очередности сигналов соединен с 25 одноименным выходом блока определения очередности сигналов, с вторым входом (и)-го элемента ИЛИ группы и через и-й элемент НЕ группы - с вторым входом и-го элемента И группы, выходы элементов 30 И группы являются выходами блока определения очередности сигналов,1734098иг40Составитель Л.Друзьедактор И.Касарда Техред М,Моргентал Коррекавцовааказ 1670 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 1