Усилитель считывания для запоминающего устройства

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1702423 А 1 С 70 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР; Ф ъф .:Ойдо. ОПИСАНИЕ ИЗОБРЕТЕНИ К АВ КОМУ СВИДЕТЕЛЬСТВУ 4(54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ 3ПОМИНАЮЩЕГО УСТРОЙСТВА(57) Изобретение относится к вычислительной технике и предназначено для использования в интегральных электрическипрограммируемых ПЗУ. Цель иэобретения -повышение быстродействия усилителя считывания. Поставленная цель достигается эасчет введения элемента подавления помехина конденсаторе 53, а также введения в инвертор 6 ключевых транзисторов 50 и 51 ссоответствующими связями, 1 ил.Изобретение огносится к вычислительной технике и предназначено для использсвания в интегральнцх электрическипрограммируемых ПЗУ,Цель изобретения - повышение быстродействия усилителя считывания.На чертеже изображена электрическаясхема усилителя считывания В сос гаве запоминающего устройства,Устройство содержит блок 1 заряда, 10коммутатор 2, накопитель 3 информации,формирователь 4 опорного напрякению,блок 5 усиления, инвертор 6, шину 7 питания,Блок 1 заряда состоит из транзисторов 158 и 9, входа 10 разрешения выборки, тра"зистора 11, шины 12 нулевого гготенциала,транзисторов 13-15, выхода 16, транзистора17, входа 18 предустановки.Коммутатор 2 состоит из транзисторов 2019 и входов 20,Накопитель 3 состоит из информационных входов 21, транзисторов 22 и 23, входов24 и 25 выборки строк, транзистора 26, прямого входа 27 предустановки. 25Формирователь 4 огорного напрякения состоит из транзисторов 28-33, выхода34, транзисторов 35 и 36, информационноговхода 37, транзисторов 38-40.Блок 5 усиления состоит из транзисторов 41-44, выхода 45, транзистооа 46, входа47 установки,Инвертор 6 состоит из нагрузочноготранзистора 48, ключевых транзисторов 4951, выхода 52. 35Усилитель также содержит элемент идавления помехи на конденсаторе 53.Усилитель считывания работает в двухрежимах: считывания и хранения информации. 40Для реализации режима считывания наВход 10 подается нулевой по енциал, открывающий нагрузочные транзисторы 8, 9, 28 и29,На вход 47 поступает потенциал, оазнци 1,8 В, открывающий транзистор 46, Навходы 20 и 24 подается потенциал, близкийк напряжению питанияоткрывающий транзистор 19 коммутатора 2,По фронту изменения адреса формируется сигнал предустановки с амплитудой,равной напряжению питания, и длительностью 20 нс, поступающий на Вход 27. Инверсный сигнал предустановки поступает навход 18. При этом передаточный транзистор 5517 блока 1 заряда и вторсй ключевой транзистор 36 формирователя 4 опорного напряжения запираются. На входах 16 и 34 блока5 усиления формируется высокий потенциал. Разрядный транзистор 26 матричного накопителя 3 и ключевой гранзистор 40 формирователя 4 опорного напряжения открываются,и Всевходы 2 и вход 37 формирователя опооного напряжения разряжаотся до нулевого потенциала, По окончании сигнала предустановки на Вход 27 поступает нулевой потенциал, запирающий разрядные транзисторы 26 накопителя 3 и разрядный транзистор 40 формиаователя 4 опорного напряжения, а н вход 18 подается потенциал, близкий к на(1 ряженио питания, открывающий передаточные транзисторы 17 блоказаряда и ключевой транзистор 35 формирователя 4 опорного напряжения, При этом через окрытые транзисторы 17 и 15 начинается перезаряд малой емкости Входа 16 на большую емкостную нагрузку инфОрмационнОГО Входа 21.Если Выбранный запоминающий транзистор 22 находи.ся В закрытзм состоянии .ГО напряжение, поступающее на его затвор, недостаточно для его от.лрания. Информационный вх,.,2 при этом начинает заряжаться через Открытые зарЯдный транзистор 13 и ВыхОДнОЙ транзистор Ь блока 1 зарЯДа.При этом на Выходе 16 блока 5 усиления формируется синал помехи, который может привести к ВГО ложному срабат,Вэнию,Благодаря конденсатору 53 сигнал помехи комген:ирсеся за счет пере; асп Оеделения заряда через его емкость между входами 16 и 34 7 гк"Как только Г;Отенциап на Входе 21 ДО- стигне. УровЯ 1 6 Я ко Орьй праарт-Я на затвор транзистора 11 и открывает его настолько, чго благодаря наличи;о брэтной связи Обеспечивается запирание зарядноГО транзистора 3 и транзистора 15 блока 1 заряда. При запирании транзистор 15 отделяет большую нагрузочную емкость инфор- маЦионнсГО Вхс Да 2 Ог 7 алой нагузчной емкости Вхсда 16 блока .", Б ре "ультае потвнциал на Входе 16 блока 5, кспорь;Йповышался по,т, генно В соо Ветс ь,и ро(.том потенциала на информационно ВКОде 21, при запиоании Гранисгора 1, оь.гро нара стает до потечиала напряжен,"я питания,:.сли Вьбранный запомлнао,ий транзистор 22 находится В открыгом ссстоянии, то потенциал на информационном Входе 21 начинает уменьшаться и ограничивается напряжением 1,5 Р, обусловленном токамл через открывающиеся транзисторы 13 и 15, на затворы которых при этом подлеся соответственно напояжение 2,6 и 3,3 Б.Таким образом, ток заряда через зарядный транзистор 13 и транзистор 15 Вызывает ОГраничение токсразряда информационного входа 21 на величину не более 0,1 В5 10 Благодаря наличию обратной связи в усилителе изменение напряжения на информационном входе 21 на 0,1 В вызывает подзапирание или приоткрывание ключевого транзистора 11, что приводит к увеличению или уменьшению напряжения на затворах зарядного транзистора 13 и транзистора 15 на величину 1,0 В. В результате десятикратно увеличенное изменение напряжения на входе 21 поступает на затворы зарядных транзисторов, что способствует скорейшему формированию на входе 16 блока 5 высокого, равного напряжению питания, или низкого, равного 2,5 В, уровней, соответствующих закрытому или открытому состоянию выбранного запоминающего транзистора 15.На вход 34 блока 5 подается опорное напряжение, создаваемое на стоке выход, ного транзистора 33 формирователя 4 опор-ного напряжения током разряда через выбранный избыточный транзистор 38, находящийся в открытом состоянии, так как эти транзисторы находятся только в состоянии с низким пороговым напряжением. Благодаря тому, что геометрическая ширина зарядного транзистора 31 формирователя 4 опорного напряжения в два раза больше геометрической ширины зарядного транзистора 13 блока 1 заряда, а другие транзисторы, имеющие одинаковое функциональное назначение, имеют и одинаковые геометрические размеры, обеспечивается постоянная величина отношения токов считывания запоминающих транзисторов 22 и 38. Пои этом на входе 34 блока 5 формируется опорное напряжение, равное 3.0 В,Блок 5 сравнивает потенциал на входе 16, обусловленный током считывания выбранного запоминающего транзистора 22, с опорным напряжением на входе 34, обусловленного током считывания избыточного запоминающего транзистора 38 - аналога запоминающего транзистора матрицы, Если ток считывания запоминающего транзистора ниже ожидаемого, то и ток считывания избыточного транзистора будет соответственно ниже. В результате изменится и ток срабатывания усилителя считывания. Такая схема позволяет сохранить работоспособность при наличии технологических разбросов и геометрических уходов запоминающих транзисторов, В результате на выходе 45 дифференциального усилителя формируется сигнал, амплитуда которого изменяется от 4,0 до 0,6 В. Полученный сигнал поступает на инвертор 6, на выходе 52 которого 15 20 25 30 35 40 45 50 55 формируется сигнал амплитудой от 0 до 5,0 В.При переключении в режиме хранения на вход 10 разрешения выбора подается потенциал, близкий к напряжению питания, запирающий нагрузочные транзисторы 8 и 9 блока 1 заряда и нагрузочные транзисторы 26 и 29 формирователя 4 опорного напряжения. При этом запираются транзисторы 13 и 15 блока 1 и 31 и 33 формирователя 4 опорного напряжения, обеспечивая нулевой потенциал на всех шинах столбцов,Формула изобретения Усилитель считывания для запоминающего устройства, содержащий блок заряда, блок усиления, формирователь опорного напряжения, инвертор, состоящий из первого ключевого транзистора с каналом и-типа илгрузочного транзистора с каналом п-типа, сток которого подключен к шине питания усилителя, исток является выходом усилителя и соединен со стоком первого ключевого транзистора, исток которого подключен к шине нулевого потенциала усилителя.а затвор - к выходу блока усиления, вход установки которого является входом установки усилителя, информационный вход соединен с выходом блока заряда, вход разрешения выборки, информационный вход и вход предустановки которого является входом разрешения выборки. информационным входом и инверсным входом предустановки усилителя соответственно, опорный вход блока усиления соединен с выходом формирователя опорного напряжения, вход разрешения выборки и инверсный вход предустановки которого соответственно соединены с входом разрешения выборки и входом предустановки блока заряда, входы группы формирователя опорного напряжения являются входами выборки строк усилителя, прямой вход предустановки - прямым входом предустановки усилителя, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия, усилитель содержит элемент подавления помехи на конденсаторе, первый и второй выводы которого соединены с информационным и опорным входами блока усиления соответственно, а инвертор состоит из второго и третьего ключевых транзисторов с каналами и- и р-типов соответственно, затворы которых соединены с затвором первого ключевого транзистора, стоки соединены с затвором нагрузочного транзистора, а истоки подключены к шине нулевого потенциала и шине питания усилителя соответственно.