Цифровой синтезатор частот

(505 Н 03 В 19/О Е ИЗОБРЕТЕНИ я к радиотехнике о в радиолокацильной аппаратутретьего накоп блок 23 вычита гистр 25 памят Цифровой. следующим обр Равномерн потокопорногоор 22, и реотает ителя включает инвертния, мультиплексор 24и;синтезатор частот раб азом.ый импульсный вых генератора 1 преобра дной уется ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР 1 Ф 629632, кл, Н 03 В 19(00, 06.08,76.Авторское свидетельство СССР : Ь 1304586, кл, Н 03 К 23/66, 1986.(57) Изобретение относится к радиотехнике. Цель изобретения - расширение диапазона выходных частот, Цифровой синтезатор частот содержит опорный генератор 1, первый накопитель 2 кодов, первый регистр 3 памяти, перемножитель 4 кодов, блок 5 управляИзобретение относитси может быть использованонной, связной и измеритере,Целью изобретения является расширение диапазона выходных частот.На Фиг.1 представлена структурная электрйческая схема цифрового синтезатора частот; на фиг.2 - пример реализации второго накопителя кодов; на фиг.3 - пример реализации третьего накопителя кодов; на фиг.4 - пример упрощенной реализации третьего накопителя кодов.Цифровой синтезатор частот содержит опорный генератор 1, первый накопитель 2 кодов, первый регистр 3 памяти, перемно- житель 4 кодов, блок 5 управляемой задержки (БУЗ), формирователь 6 кода частоты (ФКЧ), формирователь 7 кода сдвига (ФКС), блок 8 сдвига кода (БСК); формирователь 9 емои задержки, формирователь 6 кода частоты, формирователь 7 кода сдвига, блок 8 сдвига кода, формирователь 9 обратного кода, второй накопитель 10 кодов, третий накопитель 11 кодов, второй регистр 12 памяти, делитель 13 частоты с фиксированным коэффициентом деления, делитель 14 частоты с переменным коэффициентом деления, В цифровой синтезатор частот введены узлы, обеспечивающие периодическую коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Точное значение кода, который должен быть сформирован на выходе второго накопителя 10 через 2 тактов опорного генератора 1, вычисляется эа время 2 Т 0 в первом накопите-ле 2.4 ил,обратного кода, второй 10 и третий 11 накопители кодов, второй регистр 12 памяти. делитель 13 частоты с фиксированным коэффициентом деления (ДФКД) и делитель 14, частоты с переменным коэффициентом де-ления (ДПКД).Второй накопитель 10 содержит сумма-, тор 15 кодов, мультиплексор 16 и регистр 17 , памяти,Третий накопитель 11 содержит сумма-тор 18 кодов, блок 19 вычитания, мульти- , плексор 20 и регистр 21 памяти,Упрощенный вариант выполненияв ДФКД 13 с коэффициентом деления 2 вк последовательность импульсов с частотой 1/2 и длительностью То . 1/то.По фронту этих импульсое в ФКЧ б вычисляется очередное значение кода частоты К, Этот код поступает на вход Ф КС 7, выходной код Кп которого определяется числом и старших разрядов код К, равных нулю. Под дейс: вием кода Кп код К сдвигается в БСК Ы в с;горону старших разрядов таким обра зом, гсо старший разряд преобразованного кода К = 2 ПКг равен единице,Сдвиг кода частоты К эквивалентен умножению его на 2". При этом обеспечивается эффективное использование частотных возможностей элементной базы, так как цифровой синтезатор работает в верхней октаве возможного диапазона изменения кода 0К1 (0,5Кг 1), Одновременно уменьшается необходимая разрядность выцислительных узлов, что повышает верхнюю г"анлцу диапазона частот синтезируемых ";и;)-;,лое, Для обеспечения первоначально:;., сс 1 о:еетст.-ия между кодом частоты К и ;и 1)тэзируемой частотой выходной сигнал Б 3 5 поступает на выход цифрового синтезатора частог через ДП 8 Д 14 с переменным коэффициентом деления 2", задаваемым поступающим на его управляющий вход вы, ходным кодом Кп ФКС 7.При этом происходит дополнительное снижение фазовых ошибок в 2" раз.Код, образованный Р старшими разря дами кода Ь, интегрируется вторым накопи телем 10 с емкостью 1, который тактируется с частотой Ь импульсами, поступающими на его "актовый вход с выхода опорного генератср. , Импульсы переполнения второго накс;пителя 10 образу)от неравномернук пес едоеательность со средней частотой 1, которая поступает на сигнальный входБУЗ 5. Каждый из этих импульсов задерживается таким образом, что обеспечивается равномерная (с определенной точностью) выходная последовательность. Величина задержки г задается кодом задержки Кт =. т 10, вычисляемым с частотой о в третьем накопителе 11 и поступающим с его выхода на кодовый вход БУЗ 5,Вычисление кода задержки происходит следлощим образом,Необходимая для получения равномерной последовательности задержка т Щ )-го импульса переполнения накопителя кодов определяется отношением выходного кода накопителя(кода фазы К после переполнения Кф) к коду частоты КЯ), поступающему на вход накопителя в течение такта,(1)где ) - номера ) тактовых импульсов 5 накопителя, вызывающих его переполнение.Код фазы Кро) формируется как результат суммирования входного кода К 4) с предыдущим значением кода фазы К/) 0-1) по модулю М = 1 (М - емкость накопителя кодов). При этомЩ - 1) + Щ) аи)1 15 = +1%(2) К - 1) 1К 4 Если Кф) = Кф), то 4)=14-+) м "р) Таким образом, в любом такте, в котором не происходит изменение кода частоты,1 вычисление кода КГО) может быть выполнено накопителем кодов с емкостью 1/К, входной код которого равен единице. Код25 задержки Кк(О= 1-Кх О) с несущественной разницей в единицу младшего значащего разряда определяется инверсией кода 6 О). Вычисление кода Кх Ц) реализуется третьим накопителем 11, а инверсия -соответствую щим выполнением цепей управления БУ 35,Поскольку на вход второго накопителя 10 поступают лишь Р старших разрядов кода частоты б, а на вход третьего накопителя 11 - д старших разрядое кода 1(Кт) 35 (число разрядов точного значения этого кода в общем случае бесконечно), то при рекурсивных процессах в этих накопителях неизбежно накопление ошибок усечения,. Поэтому в предлагаемый синтезатор 40 введены узлы. обеспечивающие периодическую (с частотой 1 о/2") коррекцию содержимого регистров второго и третьего накопителей 10 и 11. Кроме того, при этом обеспечивается выполнение условия (2), по скольку смена кода частоты производится одновременно с коррекцией и не приводит к сбоям в работе,Коррекция осуществляется следующимобразом, 50 Первый накопитель 2 с частотой 1 о/2к интегрирует код 2 Кф),) =2 1, поступающий,кл к на его вход код частоты с выхода БСК ф. Здесь ) = 1, 2 При этом умножение кода К на 2 обеспечивается соответствующим 55 подключением разрядов (со сдвигом на К разрядов влево).Выходной код Кф первого накопителя2, емкость которого равна 1, определяетсясоотношением(4)где Щ - функция взятия дробной части,Код К фиксируется фронтом выходного импульса ДФКД 13,Поскольку при ) Ф 2изменение кодакК не происходит, то через 2" тактов опорного генератора 1 с номерами от) = 2 +1 до) = 2 (1+1) выходной ко второго накопителяк10 будет равен Щ = 2 (1+1, усли не учитывать ошибку усечения кода К до Р разрядов, Поскольку эта ошибка не превышает2, то обусловленная ею погрешность выходного кода за 2 тактов н 6 превысит 2к К-РПри РК ошибка усечения не скажется насигнале переполнения второго накопителя10, так как этот сигнал соответствует весуразряда кода 2 = 1, равному емкости второго накопителя 10:20Таким обкоаэом, точное значение кодаКо = 2+ 2 ), который должен быть сформирован на выходе второго накопителя 10через 2 к тактов опорного генератора 1 вычисляется за время 2 То в первом накопитекле 2.В интервале времени между фронтами1-го и (1+1)-го импульсов входного сигналаДФКД 13 в перемножителе 4 кодов формируется код 30к, д т 2") = куф = 2"ь(3: 2 ")Разрядность перемножителя 4 по входудля получения заданной точности коррекциидолжна быть не менее(1+ К), посколькув каждом такте частоты Фо при рекурсивном 35вычислении Кго) производится одна операция вычитания, при которой ошибка не превышает единицы младшего значащегоразряда, Таким же должно быть и числодробных разрядов третьего накопителя 11, 40емкость которого 1/Кг, определяемая выходным кодом первого регистра 3, удовлет-воряет условию 11/Кг2. Таким образом,общая разрядность третьего накопителя 11должна быть равна+К+1. При таких условиях разрядности перемножителя 4 по входамкода частоты Кг и фазы К должны быть неменее (+1+4) и (1+К+3) соответственно.Код К О = 2 к 1) заносится во второй регистр 12 фронтом 0+1)-го выходного импульса ДФКД 13, В течение длительности этогоимпульса код КгО = 2 1) устанавливается навходе второго регистра 12, код Кф = 2(1+1- на выходе первого накопителя 2. Крометого, второй и третий накопители 10 и 11подготавливаются к приему информации свходов коррекции. Ближайший импульсопорного генератора 1 осуществляет записьво второй и третий накопители 10 и 11 точныхзначений кодов Кф=2 (+1)и Кт( =2 1,соответственно. Эти коды поступают на выходы второго и третьего накопителей 10 и 11. Одновременно изменяется сигнал на их управляющих входах (срез (+1)-го выходного импульса ДФКД 13) и устанавливается режим восприятия информации с входом кода частоты и управления емкостью соответственно.Таким образом, каждые 2 тактов опоркного генератора 1 осуществляется коррекция кодов Кф и Кт, вычисляемых реурсивно вторым и третьим накопителями 10 и 11. При этом последние интерполируют точные выличины кодов Кф и Кг, вычисляемые в первом накопителе 2 и перемножителе 4 кодов.На частоте опорного генератора 1 работают лишь второй и третий накопители 10 и 11 небольшой разрядности К+(24) и +К+1 соответственно, где К = 24,= б 8, а также БУЗ 5 и ДФКД 13 и ДПКД 14, Поэтому невысокое быстродействие многоразрядных вычислительных узлов синтезатора - первого накопителя 2, перемножителя 4 (2032 и (и+1+2)(п+1+3), соответственно, а также формирователя 9 обратного кода (и+1+4) не ограничивает диапазона частот синтезируемых сигналов.Уменьшение необходимой разрядности этих узлов за счет нормирования диапазона измерения кода Кг обеспечивает. уменьшение параметра К (повышение их тактовой частоты о/2 К), уменьшения разрядностей быстродействующих узлов и дополнительное расширение диапазона частот синтезируемых сигналов.Первый накопитель 2 может быть выполнен на основе комбинационного сумматора, информация с выхода которого поступает на один из входов через регистр. При"разрядности кода частоты К, равной Р, разрядность первого накопителя 2 должна быть равной(Р-К), поскольку код 2 к, поступающий на его вход, содержит К младших нулевых разрядов, а старшие целые разряды этого кода в вычислениях не участвуют (см. формулу (4,Второй накопитель 10 (фиг.2) аналогичен первому, однако связь между выходом сумматор 15 и входом регистра 16 выполнена через мультиплексор 17 второй вход которого является входом коррекции второго накопителя 10. Выходной сигнал ДФКД 13 поступает на управляющий вход мультиплексора, обеспечивая режим коррекции,Третий накопитель 11 (фиг.З) выполнен, с переменной емкостью. В таком накопителе выходной код Кт(-1) суммируется с входным (в данном случае "1") в сумматоре 18, а1) 1/Кг - 1, т,е. во всяком случае при Кт(-1)сЬ результат сравнивается в блоке 19 вычитания с кодом елюкости 1/Йф), определяющим емкость третьего накопителя 11. Если К тО)+11/ИгО). то накопитель в -м такте переполняется. В этом случае разность (Кт /)-1)+1)-1/Щ), вычисляемая в блоке 19 вычитания, положительна и соответствующий сигнал переполнения на его выходе обеспечивает подключение его кодового выхода через мультиплексор 20 к кодовому Ьходу регистра 21, Очередной импульс с выМода опорного генератора 1 фиксирует эту разность в регистре 21, Если же разность отрицательна, то сигнал на выходе блока 19 вычитания обеспечивает запись через мультиплексор 20 в регистр 21 выходного кода сумматора 18 Кт (3) = Кт(3-1)+1.Третий накопитель 1 можно упростить (фиг.4), если учесть реальные диапазоны изМенения кодов 11/Кф)2, 0Кф Щ1, )3 Кг (2. При этом код Кт содержитдробных разрядов. Поскольку старшие разряды кодов 1 /Щ) и (К гО)+1), сравниваеМые в вычитающем блоке 23, равны "1", появляется возможность перейти к сравнению кода Кг-1) и кода 1/К, получаеМого из 1/Ъ 3) отбрасыванием старшего разряда. Сумма Кц)-1) необходима при этом лишь для записи в регистр 25 при отрицательном значении разности (Кт О)+1- 1/КтО). Поскольку 1142, то разность . Может быть отрицательной лишь при Кг(Старший разряд такого кода Кк 0-1) равеннулю, поэтому получение суммы. Кг 0-1)+1сводится к инверсии его старшего разряда.Таким образом, роль, сумматора 18 в структуре третьего накопителя 11 может выполнять инвертор 22.8 качестве ФКС 1 возможно использование приоритетного шифратора, выходнойдвоичный код которого определяется номером самого старшего единичного разрядавходного кода,ФКС 8 может быть реализован на программируемом многоразрядном сдвигателе. Формирователь 9 кода целесообразновыполнять на основе постоянных запоминающих устройств,БУЗ 5 содержит нерегулируемую и регулируемую части. Первая. из них может бытьреализована в виде регистра сдвига и должна обеспечивать задержку импульсов переполнения второго накопителя 10,. синхронных с импульсами опорного генератора 1, на 2 То. Это необходимо в связи сналичием такой же задержки в формировании кода по сравнению с кодами К и К,. 5 10 15 20 25 30 35 40 45 50 55 Обязательным требованием к регулируемой части является сохранение работоспособности при интервале следования входных импульсов, равном максимальному времени задержки.Таким образом, использование интерполирующих алгоритмов вычислений кодов обеспечивает снижение требований к многоразрядным узлам и расширение диапазона частот синтезируемых сигналов.Нормировка кода частоты, кроме повышения верхней рабочей частоты, обеспечивает уменьшение разрядностей вычислительных узлов, а следовательно, снижение аппаратурных и энергетических затрат.Формула изобретения Цифровой синтезатор частот, содержащий опорный генератор. последовательно соединенные первый регистр памяти и перемножитель кодов. первый накопитель кодов и блок управляемой задержки, о т л ич а ю щ и й с я тем, что, с целью расширения диапазона выходных частот, в него введены последовательно соединенные формирователь кода частоты, формирователь кода сдвига частоты. блок сдвига кода частоты и второй накопитель кодов, последовательно соединенные делитель частоты с фиксированным коэффициентом деления и третий накопитель кодов, формирователь обратного кода, второй регистр памяти и делитель частоты с переменным коэффициентом деления, сигнальный и установочный входы которого подключены соответственно к выходу блока управляемой задержки и выходу формирователя кода сдвига, первый тактовый вход второго накопителя кодов объединен с тактовым входом третьего накопителя кодов, тактовым входом блока управляемой задержки и входом делителя частоты с фиксированным коэффициентом деления и подключен к выходу опорного генератора, тактовый вход первого регистра памяти объ- единен с тактовым входом второго регистра памяти, тактовым входом первого накопителя кодов, вторым тактовым входом второго накопителя кодов и тактовым входом формирователя кода частоты и соединен с выходом делителя частоты с фиксированным коэффициентом деления, выход формирователя кода частоты подключен к второму входу блока сдвига частоты, выход которого соединен с кодовым входом первого накопителя кодов и входом формирователя обратного кода, выход которого подключен к кодовому входу первого регистра памяти, выход которого соединен с управляющим входом третьего накопителя кодов, выход первого накопителя кодов подключен к вхо 1691926ду коррекции второго накопителя кодов и второму входу перемножителя кодов, выход которого соединен с входом второго регистра памяти, вход коррекции и выход третьего накопителя кодов подключены соответственно к выходу второго регистра памяти и кодовому входу блока управляемой задержки, импульсный вход которого соединен с выходом пеоеполнения второго накопителя 5 кодов,1691926 Составитель Ю.КовалеТехред М. Моргентал актор А.Лежни ректо Заказ 3933 Тираж Подпи ВНИИПИ Государственного комитета по изобретениям и от 113035, Москва, Ж, Раушская наб., 4/еытиям при ГКНТ ССС Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1