Селектор импульсных сигналов по длительности

(Л ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИ К АВТОРСКОМУ СВ(71) Дальневосточный филиал Науледовательского института "Аргон"производственного объединения "П(56) Авторское свидетельство СССРМ 993467, кл, Н 03 К 5/24, 1981.Авторское свидетельство СССРМ 1092718, кл. Н 03 К 5/26, 1982. щ.Я 2 ао 1665510 А 1 2(54).СЕЛЕКТОР ИМПУЛЬСНЫХ СИГНАЛОВ ПО ДЛИТЕЛЬНОСТИ(57) Изобретение относится к импульсной технике и может быть использовано в аппаратных средствах технического диагностирования изделий электронной и цифровой вычислительной техники, Целью изобретения является обеспечение возможности се- лекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции при одновременном обеспечении возможности запоминания результата селекции входных импульсов, превышаю1665510 20 30 40 45 щих по длительности заданный порог, Селектор импульсных сигналов па длительности содержит входную шину 1, блок 2 задержки, содержащий элемент (2-1)-(2- 1) задержки, элементы И - НЕ 3,10 и 12, элемент ИЛИ-НЕ 4, триггер 5, выходные шины 15 - 17, элемент НЕ 20. Поставленная цель достигается за счет введения триггеров 6-9,Изобретение относится к импульсной технике и может быть использовано в аппаратных средствах технического диагностирования иэделий электронной и цифровой вычислительной техники,Цель изобретения - обеспечение воз,можности селекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции, при одновременном обеспечении возможности запоминания результата селекции входных импульсов, превышающих по длительности заданный порог,На фиг. 1 показана структурная электрическая схема устройства; на фиг, 2 - 5 - временные диаграммы, поясняющие работу устройства,Устройство содержит входную шину 1, которая соединена с входом блока 2 задержки, выполненного в виде последовательно соединенных(2 - 1)-го элементов (2 - 1)-(2 - 1) задержки и с первыми входами первого элемента И - НЕ 3 и первого элемента ИЛИ-НЕ 4, Выход элемента НЕ - И 3 соединен с пер,вым входом первого триггера 5, а первый вход - с 0-входом второго триггера 6. Второй вход триггера 5 соединен с вторым входом третьего триггера 7, выход элемента ИЛИ - НЕ 4 соединен с первым входом четвертого триггера 8, второй вход которого соединен с вторым входом пятого триггера 9. Выход триггера 5 соединен с первым входом второго элемента И - НЕ 10 выход элемента ИЛИ - НЕ 4 соединен с первым входом второго элемента ИЛИ-НЕ 11. Выходы триггеров 7 и 9 соединены соответственно с первым и вторым входами третьего элемента И-НЕ 12, Входная шина 1 соединена с первым информационным входом мультиплексора 13, адресные входы которого поразрядно соединены с выходами регистра 14 памяти. Выход элемента И-НЕ 12 соединен с пеовой выходной шиной 15, выход триггера 5 - с второй выходной шиной 16, второй выход триггера 8 - с третьей выходной шиной 17. Входы регистра 14 соединены с кодовой шиной 18, С-вход тригэлемента ИЛИ-НЕ 11, мультиплексора 13, регистра 14 памяти, кодовой шины 18, шины 19 сброса, причем триггер 5 содержит в своем составе элемента И - НЕ 21 и 22, триггер 6 - элементы И-НЕ 23 и 24, триггер 8 - элементы ИЛИ - НЕ 25 и 26, триггер 9 - элементы ИЛИ - НЕ 27 и 28, 1 з,п, ф-лы, 5 ил,гера 6 соединен с шиной 19 сброса, вторыми входами триггеров 5 и 7 и входом элемента НЕ 20, Триггер 5 выполнен на элементах И - НЕ 21 и 22, триггер 7 - на элементах И - НЕ 23 и 24, триггер 8 - на элементах ИЛИ - НЕ 25 и 26, триггер 9 - на элементах ИЛИ - НЕ 27 и 28, Выход элемента (2-1) задержки соединен с (+1)-м информационным входом мультиплексора 13, где 1=1,2,(2 -М 10 -2), й - число разрядов кодовой шины 18,причем выход блока 2 задержки соединен с 2 -м информационным входом мультиплексора 13, выход котоаого соединен с вторыми входами элементов И - НЕ 3 и ИЛИ-НЕ 4,третьи входы которых соединены с инверсным выходом триггера 6, Выход элемента И - НЕ 3 соединен с вторым входом элемента И-НЕ 10, выход которого соединен с первым входом триггера 7. Первый выход триггера 8 соединен с вторым входом элемента ИЛИ - НЕ 11, выход которого соединен с первым входом триггера 9, второй вход которого соединен с выходам элемента НЕ 20,На фиг. 2 - 5 цифровые обозначения временных диаграмм соответствуют номерам элементов и шин, на которых формируется соответствующий сигнал.Устройство работает следующим образом. С входной шины 1 входной сигнал со стандартными логическими уровнями подается на блок 2 задержки, необходимое количество элементов (2-1) которого подключено мультиплексором 13, управляемым регист 35 ром 14, в который предварительно записывается с шины 18 в двоичном коде порог минимальной длительности импульсов, которые нужно регистрировать, Перед подачей импульсов на шину 1, триггеры 5, 7 - 9 сбрасываются инверсным импульсом, подаваемым на шину 19, по заднему фронту которого в триггере 6 запоминается логический уровень, присутствующий на входной шине 1. При этом на выходных шинах 15-17 устанавливаются уровни логичекого нуля, а триггер 6 включает один из элементов 3 или 4. При одиночном положи 1665510тельном перепаде срабатывает триггер 5 и логическая единица появляется на выходной шине 16, при одиночном отрицательном 50 перепаде срабатывает триггер 8 и логическая единица появляется на шине 17. При импульсном сигнале, длительность которого превышает время задержки блока 2, срабатывают триггеры 7 или 9, и на выходе 55 элемента И - НЕ 12, соединенном с выходной шиной 15, появится уровень логической единицы.После подачи импульса сброса на шину 19 устройство готово к следующему циклу работы.В качестве элементов задержки можно применять отрезки коаксиального кабеля или логические элементы интегральных микросхем. В макете устройства, выполнен ного на микросхемах эмиттерно-связанной логики серии К 1500, удалось получить диапазон перестройки минимальной длительности обнаруживаемых импульсов от 1,8 нс и дискретностью перестройки около 1 нс. 10 Формула изобретения1. Селектор, импульсных сигналов по длительности, содержащий блок задержки, вход которого соединен с входной шиной и 15 первыми входами первого элемента И - НЕ и первого элемента ИЛИ - НЕ, а выход - с вторыми входами первого элемента И - НЕ, и первого элемента ИЛИ - НЕ причем выход первого элемента И-НЕ соединен с первым 20 входом первого триггера, выход которого соединен с первым входом второго элемента И - НЕ, выход третьего элемента И - НЕ соединен с первой выходной шиной, а также элемент НЕ и вторую и третью выходные 25 шины, о т л и ч а ю щ и й с я тем, что, с целью обеспечения возможности селекции одиночных перепадов уровней входного сигнала с запоминанием результата селекции при одновременном обеспечении возмож ности запоминания результата селекции входных импульсов, превышающих по длительности заданный порог, в него введены с второго по пятый триггеры, шина сброса и второй элемент ИЛИ-НЕ, первый вход которого соединен с выходом первого элемента ИЛИ - НЕ и первым входом четвертого триггера, второй вход - с первым выходом четвертого триггера, а выход - с первым входом пятого триггера, второй вход которого соединен с вторым входом четвертого триггера и выходом элемента НЕ, вход которого соединен с шиной сброса с С-входом второго триггера, О-вход которого соединен с входной шиной, а инверсный выход - с третьими входами первого элемента И - НЕ и первого элемента ИЛИ - НЕ, причем выход первого элемента И - НЕ соединен с вторым входом второго элемента И-НЕ, выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом третьего элемента И - НЕ; второй вход которого соединен с выходом пятого триггера, причем выход первого триггера соединен с второй выходной шиной, второй выход четвертого триггера - с третьей выходной шиной, а вторые входы первого и третьего триггеров - с шиной сброса.2. Селектор по и. 1, отл и ч а ю щ и й-, с я тем, что, с целью обеспечения возможности изменения порога селекции, в него введены мультиплексоР, 2-ой информационный вход которого соединен с выходом. блока задержки, а выход - с вторыми входами первого элемента И - НЕ и первого элемента ИЛИ - НЕ, а также регистр памяти и кодовая шина, а блок задержки выполнен в виде (2 -1)-го последовательно соединенИных элементов задержки, первый из которых соединен с входом блока задержки, выход 1-го элемента задержки соединен с (+1)-м информационным входом мультиплексора, где 1=1,2,(2 -2), М-число разряМдов кодовой шины, причем первый информационный вход мультиплексора соединен с входной шиной, а адресные входы поразрядно соединены с выходами регистра памяти, входы которого соединены с кодовой шиной,1665510- Юезразпичное состояние Составитель С,БудовичРедактор Г,Гербер . Техред М.Моргентал ре ончакова Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 аказ 2399 Тираж 469ВНИИПИ Государственного комитета и113035, Москва, ЖПодписноебретениям и открытиям при ГКНТ СССаушская наб., 4/5