Устройство для контроля последовательности выполнения программ с оперативной корректировкой зависимостей

)5 ЕТЕН ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР М 842823, кл, 6 06 Г 11/28, 1981.Авторское свидетельство СССР Ь 1254493, кл, 6 06 Р 11/28, 1986.(54) УСТРОЙСТВОДЛЯ КОНТРОЛЯ ПОСЛ ЕДОВАТЕЛЬНОСТИ ВЫПОЛНЕНИЯ ПРОГРАММ С ОПЕРАТИВНОЙ КОРРЕКТИРОВКОЙ ЗАВИСИМОСТЕЙ(57) Изобретение относится к вычислитель ной технике и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств. и систем программного управления, а также для автоматизированнои отладки программ и контроля очередности следования модулей программ, Целью изобретения является по-вышение гибкости контроля. Поставленная цель достигается за счет воэможности коррекции зависимостей модулей программ а блоке оперативной памяти как в выборочном режиме, так и в режиме контроля последовательности выполнения программ, Устройство для контроля последовательности выполнения программ с оперативной корректировкой зависимости содержит дешифратор 1, группы 2, 9, 10 элементов ИЛИ, группы 5, 6, 3, 13 элементов И, группу 4 триггеров записи и контроля, блок 7 оперативной памяти, группу 14 триггеров коррекции, группы 11, 12, 32 элементов задержки. а 2 з.п. ф-лы, 2 ил.Изобретение относится к вычислительной технике и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств и систем программного управления, а также для автоматизированной отладки программ и контроля очередности следования модулей программ.Цель изобретения - повышение контроля гибкости.На фиг.1 представлена структурная схема устройства; на фиг.2 - структурная схема 1-го столбца блока оперативной памяти.Устройство для контроля последовательности выполнения программ содержит дешифратор 1, первую группу 2 элементов ИЛИ, третью группу 3 элементов И, группу 4 триггеров записи и контроля, первую группу 5 элементов И, вторую группу 6 элементов И, блок 7 оперативной памяти, элемент ИЛИ 8, вторую группу 9 элементов ИЛИ, третью группу 10 элементов ИЛИ, первую группу 11 элементов задержки, вторую группу 12 элементов задержки, четвертую группу 13 элементов И, группу 14 триггеров коррекции, первый вход 15 сброса устройства, информационный вход 16 устройства, вход 17 разрешения записи устройства, вход 18 разрешения контроля устройства. вход 19 разрешения коррекции устройства, второй вход 20 сброса устройства, выход 21 "Норма контроля" устройства, выход 22 "Ненорма контроля" устройства, первый элемент И 23 ячейки блока оперативной памяти, третий вход 24 сброса устройства, второй элемент И 25 ячейки блока оперативной памяти, третий элемент И 26 ячейки блока оперативной памяти, группу 27 элементов ИЛИ столбца блока оперативной памяти, четвертый элемент И 28 ячейки блока оперативной памяти, первый элемент ИЛИ 29 ячейки блока оперативной памяти, второй элемент ИЛИ 30 ячейки блока оперативной памяти, триггер 31 ячейки блока оперативной памяти, третью группу 32 элементов задержки.Устройство функционирует в пяти режимах; 1 - подготовительный режим; 2 - режим записи зависимостей модулей программы; 3 - режим записи исходных данных; 4 - режим контроля правильности включения модуля в работу программы; Б - режим коррекции зависимостей модулей программы.Во время подготовительного режима сигналы поступают на первый 15, второй 20 и третий 24 входы сброса устройства, при этом триггеры записи и контроля группы 4, триггеры коррекции группы 14 и триггеры 31 блока 7 оперативной памяти устанавливаются в нулевое состояние, На первом такте первого цикла режима записи на информационный вход 16 устрой 10 ства подается номер модуля . Дешифра 15 20 40 единичное состояние.50 Единичное состояние триггера 31 к (1, К)-й ячейки блока 7 оперативной памяти содер 55 25 30 35 На протяжении всего режима записи зависимостей модулей программы присутствует сигнал на входе 17 разрешения записи устройства,который поступает на вторые входы элементов И 5 первой группы,Режим записи делится на циклы, а циклы в свою очередь на такты тор 1 преобразует номер модуля в сигнал на 1-м выходе, который через 1-й элемент задержки 32 третьей группы, 1-й элемент ИЛИ 21 первой группы и 1-й элемент И 3 третьей группы устанавливает в единичное состояние 1-й триггер записи и контроля 4, С единичного выхода установившегося в единичное состояние 1-го триггера записи и контроля группы 4 сигнал поступает, во-первых, через первый элемент ИЛИ 10 третьей группы на вторые инверсные входы элементов И третьей группы 3, запрещая установку других триггеров записи и контроля группы 4 в единичное состояние, во-вторых, на первый вход 1-го элемента И первой группы 5 и далее на 1-й вход разрешения записи блока 7 оперативной памяти. Элементы 32 задержки третьей группы предотвращают одновременное поступление сигналов в блок 7 оперативной памяти с выходов дешифратора 1 и с выходов элемента И 5 первой группы.На втором такте первого цикла режима записи на информационный вход 16 устройства последовательно подаются номера (К) модулей, которые могут быть включены в работу после 3-го модуля (номер которого поступил на информационный вход 16 на первом такте). Дешифратор 1 каждый последовательно поступающий номер преобразует в сигнал на К-ом выходе, который поступает только на информативный вход блока 7 оперативной памяти (так как на вторые инверсные входы всех элементов И 3 третьей группы поступает запрещающий сигнал лог,"1") и через К-й вход разрешения контроля блока 7 оперативной памяти устанавливает соответствующий триггер 31 к (1, К)-й ячейки блока 7 оперативной памяти в жит информацию о возможности следования К-го модуля за 1-м модулем программы.На третьем такте режима записи поступает сигнал на первый вход 15 сброса устройства, триггеры записи и контроля группы 4 устанавливаются в нулевое состояние, на вторые инверсные входы всех элементов И третьей группы 3 запрещающий сигнал лог. "1" не поступает, 166537910 20 25 30 35 40 50 55 Далее устройство переходит к второмуциклу режима записи(к первому такту) ит,д., пока не будут записаны все зависимости модулей программ,В режиме записи исходных данных записывается номер первого(начального) модуля программы, который начинаетвыполняться в вычислительном процессе.На информационный вход 16 устройства поступает номер 1 первого (начального)модуля программы, Дешифратор 1 преобразует этот номер в сигнал на 1-м выходе, который через соответствующий 1-й элемент32 задержки третьей группы, 1-й элементИЛИ 2 первой группы и 1-й элемент И 3третьей группы устанавливает 1-й триггер 4записи и контроля группы 4 в единичноесостояние. Данный 1-й триггер 41 хранит информацию о номере модуля программы, выполняющегося в ЭВМ. С единичного выходауказанного 1-го триггера 41 записи и контроля сигнал поступает, во-первых, на входпервого элемента ИЛИ третьей группы 10 идалее на вторые инверсные входы всех элементов И третьей группы 3, запрещая установку других триггеров записи и контролягруппы в единичное состояние, во-вторых,на первый вход 1-го элемента И первой группы 5 и на первый вход элементов И второйгруппы 6, но далее он не проходит, так какна вторые входы 1-х элементов И первой 5 ивторой 6 групп разрешающий сигнал не поступает,В течение всего режима контроля правильности включения модуля в работу присутствует сигнал на входе 18 разрешенияконтроля устройства, который разрешаетпрохождение сигнала с единичного выхода1-го триггера записи и контроля группы 4,установленный в единичное состояние в режиме записи исходных данных.На первом такте режима контроля наинформационный вход 16 устройства поступает номер (К) запрошенного в работу модуля. Дешифратор 1 преобразует этот номерв сигнал на К-м выходе, который поступает,на каждый информационный вход блока 7оперативной памяти (так как на вторых инверсных входах элементов И третьей груп-.пы 3 присутствует запрещающий сигналеще с периода режима записи исходныхданных),Если триггер 31 к блока 7 оперативнойпамяти находится в нулевом состоянии (впрограмме отсутствует связь между модулями и К в данной последовательности), тосигнал с нулевого выхода триггера 31 к (1,К)-й ячейки блока 7 оперативной памяти через соответствующий третий элемент И 26(1, К)-й ячейки блока 7 оперативной памяти и второй элемент ИЛИ 27 к группы К-го столгбца блока 7 оперативной памяти, второйэлемент ИЛИ 92 второй группы поступает навыход 22 "Ненорма контроля" устройства,запрещая включение (К-го) модуля в работуи рограммы.Если триггер 31 к (1,К)-й ячейки блока 7оперативной памяти находится в единичном состоянии (К-й модуль программы может следовать за 1-м), то сигнал с единичноговыхода триггера 31 к (1, К)-й ячейки блока 7оперативной памяти поступает через второй элемент И 25 (1, К)-й ячейки блока 7оперативной памяти, первый элемент ИЛИ27 к группы К-го столбца блока 7 оперативной памяти, первый элемент ИЛИ 9 второйгруппы на выход 21 "Норма контроля" устройства, Этим сигналом через элемент ИЛИ8 будут приведены в нулевое состояниетриггеры записи и контроля группы 4 черезвремя, необходимое для приведения в нулевое состояние триггеров записи и контролягруппы 4 через соответствующий К-й элемент 11 к задержки первой группы, К-й элемент ИЛИ 2 к первой группы.2, К-й элементИ Зк третьей группы, устанавливается вединичное состояние К-й триггер записи иконтроля группы 4 и через первый элементИЛИ 101 третьей группы элементом И 3третьей группы запрещается установка других триггеров записи и контроля группы 4 вединичное состояние. В дальнейшем номерпереписанного модуля в К-й триггер записии контроля группы 4 фигурирует как номерпоследнего выполненного модуля.Далее устройство переходит к второмутакту режима контроля и т,д, Работа устройства на втором и последующих тактах режима аналогична.В процессе решения задач на различных участках вычислительного процесса зависимость следования модулей программможет изменяться и возникает необходимость оперативной коррекции информации,записанной в блоке 7 оперативной памяти,В течение всего режима коррекции зависимостей модулей программы присутствуетсигнал на.входе 19 разрешения коррекцииустройства, поступающий на третьи входыэлементов И четвертой группы 13.Данный режим протекает по циклам, ациклы соответственно по тактам,На каждом цикле инвертируется состояние одной ячейки блока оперативной памяти, состояние триггера 31 п(ц, и)-й ячейкиблока 7 оперативной памяти переходит впротивоположное. Это говорит о том, чтоесли модуль и программы не мог следоватьза модулем а, то после коррекции он можетследовать или если модулю и было разрешено выполнение после модуля ц, то после коррекции такое выполнение запрещено,На первом такте первого цикла на информационный вход 16 устройства поступает номер ц модуля программы, Дешифратор 1 преобразует этот номер в сигнал на ц-м выходе, который через ц-й элемент 12 ц задержки второй группы и второй вход ц-го элемента И 13 я четвертой группы устанавливает ц-й тригЗер 14 я коррекции группы в единичное состояние. Сигнал с единичного выхода ц-го триггера 14 коррекции поступает, во-первых, через ц-й вход второго эле 5 10 мента ИЛИ 10 третьей группы на первые инверсные входы элементов И четвертой 15 группы 13, запрещая установку других триггеров коррекции группы 14 в единичное состояние, во-вторых, нэ ц-й вход разрешения : оррекции блошка 7 оперативной памяти,На втором такте на информационный 20вход 16 устройства поступает намер и моду ля, зависимость следования которого после модуля ц необходимо изменить. Эта информация через и-й выход дешифратора поступает на и-й информационный вход блока 7 25оперативной памяти, сигнал лог, "1" будет только на выходе четвертого элемента И 28 я (ц, и)-й ячейки блока 7 оперативной памяти, который через первые элементы ИЛИ 29 пч (ц, и)-й ячейки блока 7 оперэтив ной памяти, второй элемент ЗОВ (ц, и)-й ячейки блока 7 оперативной памяти поступает на -й и на К-й входы триггера 31 пя ц, и)-й ячейки блока 7 оперативной памяти, изменяя его состояние на противополож ное.На третьем такте сигнал поступает навторой вход 20 сброса устройства, триггеры коррекции группы 14 устанавливаются в нулевое состояние, 40Далее устройство переходит к следующему циклу, режима коррекции и так далееи корректируется необходимое количество ячеек блока 7 оперативной памяти.Формула изобретения 45 1, Устройство для контроля последовательности выполнения программ с оперативной корректировкой зависимостей, содержащее дешифратор, первую группу элементов ИЛИ, вторую группу элементов 50 ИЛИ, первую группу элементов И, вторую группу элементов И, первую группу элементов задержки, группу триггеров записи и контроля, блок оперативной памяти, причем выходы группы выходов "Норма контроля" 55 блока оперативной памяти соединены с соответствующими входами первого элемента ИЛИ второй группы и входами соответствующих элементов задержки первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, выход первого элемента ИЛИ второй группы является выходом "Норма контроля" устройства, группа выходов "Ненорма контроля" блока оперативной памяти соединена с входами второго элемента ИЛИ второй группы, выход которого является выходом "Ненорма контроля" устройства, выходы триггеров записи и контроля группы соединены соответственно с первыми входами элементов И первой группы, группа выходов которой соединена с группой входов разрешения записи блока оперативной памяти, группа входов разрешения контроля блока оперативной памяти соединена с группой выходов второй группы элементов И, входы группы информационных входов блока оперативной памяти соединены с соответствующими выходами дешифратора, вход которого является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения гибкости контроля, в него введены третья группа элементов И, элемент ИЛИ, третья группа элементов ИЛИ, вторая группа элементов задержки, четвертая группа элементов И, группа триггеров коррекции, третья группа элементов задержки, причем первый вход элемента ИЛИ является первым входом сброса устройства, выходы дешифратора соединены с соответствующими входами элементов задержки второй и третьей групп, выходы элементов задержки третьей группы соединены с вторыми входами элементов ИЛИ первой группы. выходы которых соединены с первыми входами элементов И третьей группы, инверсные вторые входы которых соединены с выходом первого элемента ИЛИ третьей группы, входы которого соединены с прямыми выходами группы триггеров записи и контроля, входы установки в "1" которых соединены с соответствующими выходами элементов И третьей группы, входы установки в "0" группы триггеров записи и контроля объединены и соединены с выходом элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ второй группы, прямые выходы группы триггеров коррекции соединены с соответствующими входами группы входов разрешения коррекции блока оперативной памяти и с соответствующими входами второго второго элемента ИЛИ третьей группы, выход которого соединен с инверсными первыми входами элементов И четвертой группы, вторые входы которых соединены с выходами элементов задержки второй. группы, третьи входы элементов И четвертой группы объединены для подключения к входу разрешения коррекции уст 1665379 10ройства, входы начальной установки триггеров коррекции группы объединены и соединены с вторым входом сброса устройства, входы установки в "1" триггеров коррекции группы соединены с соответствующими выходами элементов И четвертой группы, вход сброса блока оперативной памяти подключен к третьему входу . сброса устройства, вторые входы элементов И первой группы объединены для подключения к входу разрешения записи устройства, вторые входы элементов И второй группы объединены для подключения к входу разрешения контроля устройства,2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок оперативной памяти содержит матрицу М, К ячеек; первую группу К элементов ИЛИ, вторую группу К элементов или, причем с первого по К-й входы разрешения контроля -й строки матрицы объединены для подключения к соответствующему -му входу группы входов разрешения,контроля блока оперативной памяти, с первого по К-й входы разрешения записи 1-й строки матрицы объединены для подключения к соответствующему 1-му входу группы входов разрешения записи блока оперативной памяти, с первой по К-й входы разрешения коррекции -й строки матрицы объединены для подключения к соответствующему-му входу группы входов разрешения коррекции блока оперативной памяти, с первого по М-й информационные входы 1-го столбца матрицы объединены для подключения соответствующему -му входу группы информационных входов блока оперативной памяти, входы сброса ячеек матрицы объединены для подключения к входу сброса блока оперативной памяти, выход "Норма контроля" ячейки блока оперативной памяти 1-й строки 1-го столбца соединен с 1-входом 1-го элемента ИЛИ первой группы, выходы которой образуют группу выходов "Норма контроля" блока оперативнойпамяти, выход "Ненорма" ячейки блокаоперативной памяти -й строки 1-го столбцасоединен с -входом)-го элемента ИЛИ вто 5 рой группы, выходы которой образуют группу выходов "Ненорма контроля" блокаоперативной памяти,3. Устройство по п,1. отл и ч а ю щеес я тем, что каждая ячейка блока оператив 10 ной памяти содержит четыре элемента И,два элемента ИЛИ, триггер, причем первыйвход первого элемента И является входомразрешения записи ячейки блока оперативной памяти, второй вход первого. элемента15 И, первые входы второго, третьего, четвертого элементов И обьединены для подключения к информационному входу ячейкиблока оперативной памяти, второй входтретьего элемента И соединен с нулевым20 выходом триггера, единичный выход кото- .рого соединен с вторым входом второго элемента И, третий выход которого и третийвыход третьего элемента И обьединены дляподключения к входу разрешения контроля25 ячейки блока оперативной памяти, выходпервого элемента И соединен с первым входом первого элемента ИЛИ, второй входкоторого и первый вход второго элементаИЛИ соединен с выходом четвертого эле 30 мента И, второй вход которого является входом разрешения коррекции ячейки блокаоперативной памяти, выход первого элемента ИЛИ соединен с единичным входомтриггера, нулевой вход которого соединен с35 выходом второго элемента ИЛИ, второйвход которого является входом сброса ячейки блока оперативной памяти, выход второго элемента И является выходом "Нормаконтроля" ячейки блока оперативной памя 40 ти, выход третьего элемента И является выходом "Ненорма контроля" ячейки блокаоперативной памяти.1665379 Составитель Н.ПостовойТехред М,Моргентал Редактор С,пекар ектор М,Максимишинец роизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 каз 2393 Тираж 413 Подписное ВНИИПИ Государственного комитета по изобретениям и открцтиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5