Устройство для измерения частоты

(51) 122 ИСАНИЕ ИЗОБРЕТЕНИЯ системах радионавигации и техникетраекторных измерений. Целью изобретения является повышение достоверности, Устройство для измерения часрователь рователь перечисея тотысечен одержит фой нуля, фотствующихля, послед соотв ний н ные бл к 3 управле ледователь истр б,рева щий суммато ти достига ти,пос ный ре ливаю верно а и ала иода (частормируется а пересече игна уменьшается сме 1 онного парам1 тасреза, 4 ил ОСУДАРСТВЕННЫЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Харьковский авиационный институт им. Н.Е.Жуковского(56) Авторское свидетельство СССР У 1013867, кл. Г 01 К 23/00, 1983.Авторское свидетельство СССР У 868690, кл Г 04 Р 10/00, 1981. (54) УСТРОЙСТВО ДЛЯ ИЗМ.РЕНИЯ ЧАГТОТЫ(57) Изобретение относится к радиоиз мерительной технике и может быть использовано для измерения частоты при анализе радиолокационной информации в системах связи, телеметрии,командам пересечеовательно соединенния, блоки 4 и 5 памяно соединенные буферющий блок 7 и накап 8. Повьппение достоется тем, что оценоты) измеряемого сиг.по приходу каждого ния нуля. При этомЮение оценки информара, повышается час5 30 тоты.Блок 4 памяти (фиг,2) содержит по 55 следовательно соединенные счетчик 9 адреса и оперативное запоминающее устройство (ОЗУ) 10, первый вход которого является вторым входом блока 4Изобретение относится к радиоизмерительной технике и предназначено для измерения частоты при анализе радиолокационной информации в систе 5 мах связи, телеметрии, системах радионавигации и технике траекторных измерений.Цель изобретения - повышение достоверности. 1 ОНа фиг. 1 представлена блок-схема устройства для измерения частотыф на фиг. 2 - расширенная блок-схема устройства, раскрывающая структуру ее составных частей, на Фиг. 3 принципиальная схема блока управленияна фиг. 4 - временные диаграммы, поясняющие работу устройства.Устройство для измерения частоты содержит Формирователь 1 нуль-пере сечений, Формирователь 2 чисел, соответствующих моментам нуль пересечений, последовательно соединенные блок 3 управления, блоки 4 и 5 памяти, последовательно соединенные 25 буферный регистр 6, решающий блок 7 и накапливающий сумматор 8, Выход накапливающего сумматора 8 является выходом устройства и соединен с первым входом буферного регистра 6, второй вход которого подключен к четвертому выходу блока 3 управления, второй выход которого через формирователь 2 чисел, соответствующих моментам нуль-пересе чений, подключен к второму входу блока 4 памяти и третьему входу решающего блока 7, второй вход которого подключен к ныходу блока 5 памяти, четвертый вход решающего бло ка 7 соединен с вьжодом блока 4 памяти, второй вход которого подключен к третьему выходу блока 3 управления, пятый и шестой выходы которого соединены соответственно с пятым 45 входом решающего блока 7 и вторым входом накапливающего сумматора 8. Вход формирователя 1 нуль-пересечений является нходом устройства, а выход формирователя 1 нуль-пересече 50 ний соединен с первым входом блока 3 управления, второй вход которого соединен с шиной сигнала эталонной часпамяти, а выход - выходом блока 4памяти. Второй вход ОЗУ 10 и входсчетчика 9 адреса представляют собойпервый (групповой) вход блока 4 памяти.Блок 5 памяти (Фиг.2) содержит последовательно соединенные счетчик 11адреса и ОЗУ 12, первый вход которого является первым входом блока 5 памяти, а выход - выходом блока 5 памяти, Вход счетчика 11 адреса и второй вход ОЗУ 12 представляют собойвторой (групповой) вход блока 5 памяти.Решающий блок 7 (фиг 2) содержитрегистр 13 и арифметико-логическиеустройства (АЛУ) 14-16, выход АЛУ 15является выходом решающего блока 7,а первый и второй входы соединенысоответственно. с ньжодом регистра13 и выходом АЛУ 14, первый вход которого является четвертым входом решающего блока 7, а второй вход соединен с выходом АЛУ 16, первый и второйвходы которого являются соответственно вторым и третьим входами решающего блока 7, первый вход которогоявляется первым входом регистра 13,второй и третий входы которого представляют собой пятый (групповой) входрешающего блока 7,Накапливающий сумматор 8 (Фиг.2)содержит последовательно соединенныеАЛУ 17 и регистр 18, выход которогоявляется выходом накапливающего сумматора и соединен с первым входомАЛУ 17, второй вход которого является первЫм входом накапливающегосумматора. Второй и третий входы регистра 18 представляют собой второй(групповой) вход накапливаютего сумматора 8.Блок 3 управления (фиг.3) содержит блок 19 начальной установки, выполненный на элементах 2 И-НЕ 20-22,триггере 23 и счетчике 24, и блок 25управления устройством, выполненныйна счетчике 26, дешифраторе 27, триггере 28 и элементах 2 И-НЕ, 29 и 30.Инверсный выход триггера 23, выходэлемента 2 И-НЕ 29 и четвертый выходдешифратора 27 представляют собойвторой (групповой) выход блока 3 управления. Третий выход депифратора 27является первым и четвертым выходомблока 3 управления. Второй выход лешифратора 27 является третьим выходом блока 3 управления. Первый выходБлоки 4 и 5 памяти редли 1 уют запись типа "очередь" по принципу первый пришел - первый ушел и имеют объем М/2. Счетчики 9 и 11 ллресл счетчики делителя нд И/2. Поскольку АЛУ - этом комбиндиионные логиче 5 16дешифраторд 27 является пятым выходом блока 3 управления. Прямой выходтриггера 23 является шестым выходомблока 3 управления.Первые входы элементов 2 И-НЕ 21и 22 являются первым и вторым входами блока 3 управления.Устройство для измерения частотыработает следующим образом,Измеряемая частота Г поступаетона формирователь 1 нуль-пересечений,где преобразуется в поток короткихимпульсов, соответствующих моментам нуль-пересечений, поступающий наблок 3 управления Кроме этого, наблок 3 по шине сигнала эталонной частоты поступает частота эталонного генератора Г 1, котордя значительно (на 3-4 порядка) выше частоты ГПо приходу импульса, соответствующего очередному 1-тому моменту нуль-пересечения (фиг.4), срабатывает триггер 28 (фиг.3). Он запирает ключ 29 и прекрдщлет подачу частоты Г (сигнлл У) на вход счетчика, составляющего формирователь 2 (фиг 2), в результате в счетчике 2 фиксируется оценка очередного интервалаВ этот хе момент нл выходе блока 4 памяти действует оценкл на выходе блока памяти 5 ,к , в регистре 13 хрднится резуль 1 дт предпоследнего измерения Т К , л в регистрах 6 и 18 последнего, т,е.В Тк Здес ь М - число-нуль-пер ес ече ний, л- С к - Р 1,)=1Яь где С= 1 - 1- оценка интервлО) ла между двумя соседними нуль-пересечениями, Н:К-И+1 5 1 О 15 Ю 25 30 35 40 45 50 55 ские схемы, то практически в этот же момент с задержкой только на время, необходимое для прохождения ерез них электрического сигнала, на выходе АЛУ 17 образуется очередная оценка Т,К . Умножение на два оценокФ1иреализовано подключением выхоо 2дов блока 4 памяти и регистра 18 к соответствующим входам АЛУ 14 и 17 со сдвигом на один разряд в сторону старших разрядов.Инвесрным выходом триггер 28 разблокирует счетчик 26. Частота Г поступает на счетчик 26 и через элемент 2 И-НЕ 30 - на стробирующий вход дешифратора 27.В течение последующих четырех импульсов частоты Г на выходе дешифратора 27 формируются четыре сдви 9нутых во времени управляющих импульса У -У (фиг.4), Последний импульс Увозвращает триггер 28 в исходное состояние и подготавливает его к приему следующего (К)-го нуль-пересечения.Под действием управляющих сигналов У 2-У в устройстве для измерения частоты выполняются следующие операции.По сигналу У в регистр 18 запиЕсывается очередная оценка ТОК, образовавшаяся нл выходе АЛУ 17.По сигналУ У 1 оценка Т бк, пеРеносится из буферного регистра 6 в регистр 13. Этим хе сигналом оценкадействующая нл выходе блока 4Ф2памяти, записывается в блок 5 памятилна место оценки сПо сигналу Уоценка Т,из регисток ра 18 записывается в буферный регистр 6 (в регистре 18 онл сохраняется). Этим же сигналом в блок 4 палмяти нл место оценки 1 ок.Н заноситсялоценкаК с выхода формирователя 2 чисел, соответствующих моментам нуль-пересечений.По сигналу У увеличивается на единицу адрес в счетчиках 9 и 11. Соответственно нд выходе блоков 4 и 5 памяти появляются оценкиСК- - +1 и 1 к . Поскольку счетчики 9 и 11 представляют собой делители нл И/2, то записанные в блоки 4 и 5 памятиА лоценки С К и с К ,1 появляются на выходах зтих блоков через Ь/2 нуль- пересечений и уже соответствуютл лоценкам г.1 и т 1,пля пришепсшего в этот момент цуль-пересечения. Крометого по сигналу У- в счетчик-формирователь 2 чисел, соответ ствующих моментам нуль-пересечений,вместо оценки г.о 1, записывается константа "4", которая распаяна на его установочных входах. Этим компенсируются те четыре импульса частоты Г, которые использованы для Формирования управляющих сигналов У-У.Сигналом У триггер 28 привопится в исходное состояние, открывает элемент 29 и на счетный вход счетчика 2 поступает частота , начинаяформировать следующую оценку С , вновом цикле измерения.Схема начальной установки срабатывает по сигналу "Начальная установка" 20 при первоначальном запуске устройства или при повторных запусках при обнаружении сбоев в его работе.По сигналу цНачальная установка"происходит запись константы 4 (И+1)в счетчик 24 и срабатывает триггер23, который Формирует управляющиесигналы УЬ, У и, переключая элементы 21 и 22, попает на вход триггера 28 вместо измеряемой частотыоболее высокую частоту Г . Сигнал Уподается на вход установки нуля Крегистров 6, 13 и 18, а У 7 - ца входустановки нуля счетчика 2. оскольку эти входы управляются потенциалом, 35а не Фронтом, то на выходе счетчика2 и регистров 6, 13, 18 будет нольнезависимо от Пругих управляющих сигналов до тех пор, пока не будут снятысигналы Уб и У 7.40Через элемент 22 частота Г поступает на вход "-1" счетчика 24, а через элемент 20 - на вход триггера 28по тех пор, пока в счетчике 24 не останется "ноль". Тогда сигналом " с 0" 45ан приведен в исходное состояние триггер 23 и окончит цикл начальной установки. В счетчик 24 занесена константа 4 (М+1), поэтому схема управлениявыполняет описанный 3+1 раз цикл перезаписи, формируя каж,.,ый раз па 4управляющих сигнала У -У , цо так каксчетчик 2 и регистры 6, 13, 18 находятся в состоянии "ноль", то нулизаписываются во все ячейки блоков 4 55и 5 памяти, чем и осуществляется начальная установка устройства.Поскольку частота Г значительновыше частоты 1, цикл начальной установки протекает достаточно быстро, обычно менее чем за один нериод частоты ГТаким образом, в устройстве для измерения частоты ралиэовац алгори 1 м+ то 1 - 2 ц+ с2который позволяет получать скользящую оценку Т лпо приходу кажпого 1 с-го нуль-пересечения.Лля реализации алгоритма цеабходимо запоминать пве препьдущие о.цки периода измеряемого сигнала ТоМи Т, а также И 1 ослепних оценоклинтерваловТаким образом, в устройстве пля измерения частоты повышена постоверность эа счет того, что оценка периода (частоты) Т 1, измеряемого сигналаФормируется в нем по приходу каждого нуль-пересечения, при этом уменьшается смещение оценки информационного параметра и повышается частота среза.формула и з о б р е т е ц и яУстройство Пля измерения частоты, сопержащее формирователь нуль-пер- сечений, Формирователь чисел, соответствующих момен 1 ам нуль-персечений, последовательно соединенные буферный регистр, решающий блок и накапливающий сумматор, а также первый блок и- мяти, выход которого соецинен с вторым входом решающего блока, выхоП накапливающего сумматора является выхапом устройства и папключец к первому входу буферного регистра, о тл и ч а ю щ е е с я тем, что с целью повышения достоверности, в него введены послепавательцо саепццеццые блок управления и второй блок памяти) выхоП Формирователя чисел, соо 1 ветствующих моментам нуль-пересечений, соединен с вторым вхопом второго блока памя 1 и и третьим вхопом решающего блока, выход второго блока па - мяти подключен к первому входу первого блока памяти и к четвертому вхопу решающего блока, ныхоп формирователя нуль-пересечений попключец первогчу входу блока управления, цорой, третий, четвертый, пятый ишестой выходы которого соответственно к входу чисел, соответствующих пересечений, к второму под ключ ены,формирователямоментам нульвходу первого блока памяти, второму входу буферногорегистра, пятому входу решающего блока и второму входу накапливающегосумматора.1633365 у,П ставитель Ю.Минкин Текред А.Кравчук Корректор В.Гирняк Редактор О.Голов при ГКНТ СССР оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Заказ 616 Тираж 42БНИИПИ Государственного комитета по иэ113035, Москва, Б,Подписно бретениям и открытия аушская наб., д, 4/5