Устройство для вычисления азимутальной корреляционной функции

(9) 6 Р С 51) ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.Давиденк ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССР У 1282158, кл. 6 06 Г 15/336, 1985.Элаши Э, и др. Радиолокационные станции с синтезированием апертуры для космической съемки планеты,области применения, методы, конструкторские разработки. - ТИИЭР, 1982, У 10, с. 61, рис,18.(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ АЭИМУТАЛЬНОЙ КОРРЕЛЯЦИОННОЙ ФУНКЦИИ (57) Изобретение может быть использовано при построении радиолокаторов с синтезированной апертурой антенны (РСА) и цифровой обработкой информации в реальном масштабе врелени на борту носителя РСА. Цельизобретения - упрощение эа счетуменьшения энергопотребления. Устройство содержит мультиплексоры 1-11-(М+1), элементы ИЛИ 2-12-(М++1), блоки 3-13-(М+1) памяти,элементы 4-14-(И+1) задержки, блок5 памяти, умножители 6-16-(М+1),сумматор 7. Иэ группы блоков 3 памяти сформирована двумерная матрицапамяти, строки которой соответствуютлиниям постоянной дальности, а столбцы - линиям постоянного азимута. Блокуправления обеспечивает одновременные запись в один из столбцов и построчное считывание иэ других столбцов. Считанные данные перемножаютсяс отсчетами азимутальной опорнойфункции, хранящимися в блоке 5 памяти. Произведения суммируются многовходовым сумматором, формирующимоценку взаимной азимутальной корреляционной функции принятого и опорногоазимутальных сигналов РСА, 1 з.п,ф-лы, 2 ил.10 15 20 25 1 30 Изобретение относится к вычислительной технике и может быть использовано при построении радиолокаторов с синтезированной апертурой антенны (РСА) и цифровой обработкойинформации в реальном масштабе времени при жестких ограничениях на энергопотребление,Цель изобретения - упрощение засчет уменьшения энергопотребления..На фиг.1 представлена структурнаясхема устройства; на фиг. 2 - структурная схема блока управления.Устройство содержит (Фиг.1) группу мультиплексоров 1-11-(М+1),группу элементов ИЛИ 2-12-(М+1),группу блоков 3-13-(М+1) памяти,группу элементов 4-14-(М+1) задержки, блок 5 памяти; группу умножителей 6-16"(М+1), сумматор 7.Генератор 8 тактовых импульсов,делители 9 и 10 частоты, счетчики11 и 12, дешифратор 13, счетчики14 и 15, дешифратор 16 составляютблок 17 управления.Оценка взаимной корреляционнойФункции принимаемого и опорного сигналов РСА на 1-м этапе обработкивычисляется какАМ 2м (е 1 ав-Т) М (е 1, -Х Хе -ХХ 1, (1)в=Се 1где Х / Х - ш-й отсчет азимут в.Етального сигнала наЙ-м этапе обработки;Ь - отсчет опорного сигФнала (комплекснойэкспоненты); ла= 2 и -- ТК Иф7 - скорость движения. носителя РСА;Ъ - рабочая длина волныРСА;В. - наклонная дальность;То - период следованияимпульсов передатчика РСА;М - число отсчетов азимутального сигнала,принимаемых за времяМТд синтезированияапертуры.Отсчеты азимутального сигнала хранятся в группе блоков памяти - статических оперативных эапоминаю 35 40 50 55 щих устройствах (Ст ОЗУ), организованных в виде матрицы памяти размерностью (М+1) столбцовМ строк, где 11 - число элементов разрешения РСА по дальности. При этом один блокСт ОЗУ образует один столбец матрицы па,мяти, а строка матрицы памяти образуется одноименными (те., имеющимиодинаковый адрес) ячейками всехблоков Ст ОЗУ, Число столбцов матрицы памяти на единицу больше, чемчисло отсчетов азимутального сигнала,принимаемых за время синтезированияапертуры. Поскольку в РСА, работающем в реальном масштабе времени, один,столбец матрицы памяти должен бытьзаполнен за время, равное периоду Тследования импульсов передатчика, иза это же время во всех строках матрицы памяти должен быть выполнен8-й этап обработки, т.е. вычисленияпо формуле (1), то наличие лишнегостолбца обеспечивает выполнение, этихтребований: в составе матрицы памяти постоянно имеется один свободныйстолбец, используемый для записи(заполнения), а данные, записанныев течение предыдущих М периодов следования импульсов передатчика РСА(т.е., этапов обработки), хранятся в остальных М столбцах матрицы памяти и используются для вычислений по формуле (1) на 1-м этапе обработки.Таким образом, обновление данных в схеме (фиг,1) производится по столбцам матрицы памяти слева направо: на В-м этапе обработки обновляется К-й столбец, на (2+1)-м этапе - (К+1)-й столбец, на (8+2)-м этапе - (К+2)-й столбец и т.д. Этот процесс циклический, так как после обновления (М+1)-го столбца обновляется 1"й столбец и т.д. При этом самые старые отчеты каждой строки матрицы памяти (Х ) в обозначениях формулы (1) находятся в столбце, прилегающем к заполняемому столбцу справа, а самые новые отсчеты (Х( ) в обозначенияхМФормулы (1) - в столбце, прилегающем к заполняемому столбцу слева. Например, если заполняется К-й столбец, то "новизна". отсчетов нарастает с (К+1)-го по (М+1)-й столбцы и далее с 1-го по (К)-й столбцы.Поэтому для обеспечения соответствия вычислений формуле (1) в устройство для вычисления азимутальной корреляционной функции введен блок 55257 55 5160памяти - постоянное запоминающее устройство (ПЗУ), состоящее из субблоков 17-117-(М+1), содержащих отсчеты Ь опорного сигнала. На входывсех субблоков (входы адреса) подается число, равное номеру заполняемого на данном этапе обработкистолбца матрицы памяти. Благодаряэтому на выходы всех субблоков (т.е.,на выходы ПЗУ) поступает содержимое их ячеек, номера которых равныномеру заполняемого столбца матрицыпамяти, т.е. на выход ПЗУ поступаетсоответствующий столбец таблицы. Например, если заполняется первый столбец, в каждой строке отсчеты азимуСе 1, 1 Е)тального сигнала с Х по Х расположены соответственно в ячейках2-го(М+1)-го столбцов Ст ОЗУ, аотсчеты опорного сигнала записаныв первом столбце таблицы соответст-.венно сверху вниз: О, Ь 1, Ь,Ъу"(здесь нуль соответствует заполняемому столбцу, так как его содержимое.не вносит вклада в сумму в формуле(1. Соедйнеиие Ст ОЗУ, ПЗУ, умножителей 6-26-(М+1) и многовходового сумматора 7 (фиг,1) обеспечиваетвычисление искомой суммы произведений согласно (1),Исходное состояние устройстваперед началом Х-го этапа обработкиследующее: отсчеты азимутальногосигнала (для каждой строки матрицысвоего, так как строки соответствуютразличным элементам разрешения РСАпо дальности) от Х,1 до Х записаны в блоки 3-23-(М+1) статического оперативного запоминающего устройства, все циклические двоичныесчетчики находятся в состоянии "1".Третьи входы всех мультиплексоровзаземлены или подключены к полюсуисточника питания в зависимости оттого, какой уровень напряжения 11 псзадает режим записи для микросхем,на которых собраны блоки Ст ОЗУ. Четвертые входы всех мультиплексоровподключены к полюсу источника питания или заземлены в зависимости оттого, какой уровень напряжения П считзадает режим считывания для микросхем Ст ОЗУ.Процесс записи. В начале С-го этапа обработки состояние "1" циклического двоичного счетчика 12 (с цикломдлиной М+1) преобразуется дешифратором 13 в сигнал "Лог. 1" на его первом выходе. Этот сигнал через элемент ИЛИ 2-1 поступает на четвертый вход (" Выбор кристалла") блока 3-1,подготавливая этот блок к работе с 5внешними устройствами. Кроме того,этот сигнал поступает на пятый (управляющий) вход мультиплексора 1-1,благодаря чему напряжение П подается с третьего входа мультиплексо"ра 1-1 на третий вход блока 3-1 (входы выбора режима работы), и подготавливает блок 3-1 к записи. Одновременно первый вход мультиплексора 1-1подключается к второму входу блока3-1 (входу адреса), который посредством этого соединяется с выходом циклического двоичного счетчика 11 (сциклом длиной Н), выполняющего функ цию формирователя адресов записи,На входе этого счетчика действуетпериодическая, с периодом Ти/М, пос"ледовательность импульсов. Она формируется иэ периодической, с периодом 25 Тц/11 (М+1), последовательности импульсов, формируемой генератором 8тактовых импульсов, посредством деления ее частоты на М+1 делителем 9частоты, Таким образом, за период Тц 3 О следования импульсов передатчика РСАк первому (информационному) входублока 3-1 поочередно подключаются11 ячеек этого блока, в которые записываются сигналы от 14 элементов разрешения РСА по дальности, Так производится заполнение первого столбцаматрицы памяти.По истечении времени Тц с моментаначала записи в блок 3-1 двоично-де" 40 сятичный счетчик 12 переходит в состояние "2" под действием импульсас выхода делителя 10 частоты,делящего на 11 частоту следования выходныхимпульсов делителя 9 частоты, и, та ким образом, формирующего последовательность импульсов с периодом Т.Начинается (1+1)-й этап обработки.Состояние "2" двоично-десятичногосчетчика 12 преобразуется двоично десятичным дешифратором 13 в сигнал"Лог,1" на. его втором выходе и проис"ходит запись в блок 3-2 так, как описано выше. Аналогичным образом производится запись во все блоки Ст ОЗУ,включая блок 3-(М+1). По окончании записи в него завершается цикл работы циклического двоичного счетчика 12, онвновь переходит в состояние "1", и процесс заполнения матрицы памяти вновь начинается с левого ее края (начинается (С+И+1)-й этап обработки).5Процесс считывания. На С"м этапе обработки на всех выходах двоичнодесятичного дешифратора 13, кроме первого, действуют сигналы "Лог.О". Они поступают на пятые входы всех мультиплексоров, кроме мультиплексора 1-1. Благодаря этому к вторым входам всех блоков Ст ОЗУ, кроме бло" ка 3-1, подключены вторые входы соот ветствующих мультиплексоров, а на третьи входы этих блоков Ст ОЗУ пос" тупает напряжение с четвертых входов соответствующих мультиплексоров, устанавливая блоки Ст ОЗУ .в режим счи тывания.Вся считываемая часть матрицы памяти должна быть считана построчно за время Тц, т.е. на считывание одной строки отводится время Т/11.Пос" 25 кольку одна строка матрицы памяти формируется имеющими одинаковый ад"рес (адрес считывания) ячейками блоков Ст ОЗУ, то это значит, что адреса должны меняться через Т/11,Функ" 30 цию формирования адресов выполняет циклический двоичный счетчик 14 (с циклом длиной 11), на первый вход которого поступает последовательность импульсов с периодом Т/11 с выхода делителя 9 частоты.В начале 1-го этапа обработки циклический двоичный счетчик 14. находится в состоянии "1", т.е. адрес считывания равен единице: считывает,ся первая строка,Этот адрес с выхода циклического двоичного счетчика 14 через вторые входы всех мультиплексоров, кроме мультиплексора 1-1 (блок 3-1 находит ся в режиме записи), поступает на вторые входы всех блоков Ст ОЗУ,кроме блока 3-1. Так как считывание из блоков Ст ОЗУ уже разрешено, то необходимо лишь подать сигнал "Выбор кристалла" на четвертые входы блоков Ст ОЗУ. Этот сигнал формируется двоично-десятичным дешифратором 16 путем дешифрациисостояний циклического двоичного счетчика 15 (с циклом длиной М+1), на первый вход которого поступает с генератора 8 тактовых импульсов последовательность импульсов с периодом Тд /Б (М+1).Таким образом, за интервал времени длительностью Т/11, в течение которого адрес считывания постоянен, считываются все ячейки первой строки. Их содержимое через элементы задержки поступает на вторые входы умножителей, на первые входы которых подается содержимое соответствующих ячеек постоянного запоминающего устройства 5, На первый вход умножителя,соответствующего заполняемому столбцу (в данном случае блоку 3-1) поступает нуль, и он не вносит вклада в формирование суммы по формуле (1).По истечении времени ТИ/11 с момента начала С-го этапа обработки циклический двоичный счетчик 15 возвра" щается в состояние "1", а циклический двоичный счетчик 14 переходит в состояние "2" и происходит считывание и вычисление азимутальной корреляционной функции во второй строке. Аналогичным образом обрабатываются остальные строки.По истечении времени Т с момента начала 1-го этапа обработки все счетчики, кроме циклического двоичного счетчика 12, устанавливаются в состояние "1", а циклический двоичный счетчик 12 переходит в состояние "2". Начинается (6+1)-й этап обработки, на котором заполняется блок 3-2 (второй столбец матрицы памяти) и происходит считывание из остальных блоков Ст ОЗУ так, как это описано выше.По окончании (2+М)-го этапа обработки (заполнение блока 3-(М+1) и считывание у остальных блоков) все счетчики, включая циклический двоичный счетчик 12, устанавливаются в состояние "1" ввиду того, что длительности их циклов являются долями Т,. Кроме того, один раз за интервал времени (М+1) Тр по вторым входам (входам установки в "1") циклические двоичные счетчики 11, 14 и 15 дополнительно устанавливаются в "1" передним фронтом сигнала с первого выхода двоично-десятичного дешифратора 13, что обеспечивает восстановление описанного выше порядка работы этих счетчиков при случайных сбоях в них. Формула изобретенияУстройство для вычисления азимутальной корреляционной функции, 1605257содержащее группу умножителей, группуэлементов задержки, блок управления,сумматор, причем выходы элементовзадержки группы соединены с первымивходами соответствующих умножителейгруппы, выходы которых соединены ссоответствующими входами сумматора,выход которого является выходом устройства, отличающееся 10тем, что, с целью упрощения, оно содержит группу блоков памяти, группумультиплексоров, группу элементовИЛИ, блок памяти, причем информационные входы блоков памяти группы объединены и составляют информационныйвход устройства, первый и второйвыходы каждого мулЬтиплексора группысоединены соответственно с адреснымвходом и входом задания режима работы соответствующего блока памятигруппы, вход разрешения записи-считывания которого соединен с выходомсоответствующего элемента ИЛИ группы,а выход соединен с входом соответствующего элемента задержки группы,первый и второй информационные входымультиплексоров группы соединены соответственно с первым и вторым адрес-.ными выходами блока управления,тре-. 30тий и четвертый информационные входыкаждого мультиплексора группы соединены соответственно с шиной единичного и нулевого потенциалов, управляющий вход мультиплексора группы соеди- З 5нен с первым входом соответствующегоэлемента ИЛИ группы и с соответствующим выходом первой группы выходов блока управления, второй вход элемента ИЛИ группы соединен с соответствующим выходом второй группы выходов блока .Управления, второй вход умно- жителя группы соединен с соответствующим выходом блока памяти, адресный вход которого соединен с третьим, адресным выходом блока управления.12, Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления содержит генератор тактовых импульсов, два делителя частоты,четыре счетчика и два дешифратора, причем выход генератора тактовых импульсов соединен с счетным входом первого счетчикаи через первый делитель частоты - со счетными входами второго и третьего счетчиков и с входом второго делителя частоты, выход которого соединен с счетным входом четвертого счетчика, выход которого соединен с входом первого дешифратора, первый выход группы которого соединен с входами установки единичного начального состояния первого, второго и третьего счетчиков, выход первого счетчика соедийен с входом второго дешифратора, выходы второго, третьего и четвертого счетчиков являются соответственно первым, вторым и третьим адресными выходами блока, группа вйходов первого дешифратора является первой группой выходов блока, группа выходов второго дешифратора является второй группой выходов блока.ака НТ СССР роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10 55 Тираж сударственного комите 113035, ИоскваГ У 68 Подписное по изобретениям и открытиям пр Ж, Раушская наб., д. 45