Резервированный оконечный модуль для цифровых автоматических систем коммутации

РЕТ ТВУ ническ ен анова ия и отключ выяв Поставленна нем в основ,2 дополниния и дополн и данных, а блока введе 1 опз, Тйе1985, ч, 5 дули равл иг С(ЖИ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯ.ПРИ ГКНТ СССР АНИЕ ИЗ АВТОРСКОМУ(71) Московский электротеинститут связи(53) 621.395.7(088.8)56) Е 1 ессгса 1 Сошпып 1 саТесйп 1 са 1 1 оыгпа 1 оЕ ТТТ,У 1/2,ц) Н О 4 М 3/ОО НЫЙ ОКОНЕЧНЬЙ МОДУЛЬМАТИЧЕСКИХ СИСТЕМ(54), РЕЗЕРВИРОВАН ДЛЯ ЦИФРОВЫХ АВТО КОММУТАЦИИ (57) Изобретение связи. Цель - пов коммутации путем ния неисправного цель достигается ной и резервный м тельной шины 11 у тельной шины 12 а тносится к техник1578838 20 25 30 В.нормальном режиме работы все блоки основного и резервного модулей 40 45 50 55 также блока 10 комиутации и управления, первой и второй шин 15, 16 управления коммутацией, шины 17 информации, исходящей и входящей линий18, 19 взаимодействия. Возможны дварежима функционирования устройства:режим нормальной работы и режим отказа. В нормальном режиме работы всеблоки основного и резервного модулей 101,2 исправны и обработка. линий 14 импульсно-кодовой модуляции(ИКМ) осуществляется параллельно каждым из модулей,Изобретение относится к технике связи и может быть использовано в системах автоматической коммутации.Цель изобретения: - повышение на-дежности коммутации путем выявления и отключения неисправного блока.На фиг, 1 приведена структурная схема резервированного оконечного модуля для цифровых автоматических систем коммутации; на фиг. 2 - схема блока коммутации и управления; на фиг. 3 - схема узла управления; на фиг. 4 и 5 - алгоритм работы микропроцессора при тестировании модуля.Устройство (фиг 1) содержит основной модуль 1 резервный модуль 2, каждый.из которых содержит первый и второй блоки 3 и 4 оконечного обору дования, микропроцессор 5, блок 6 постоянной памяти, блок 7 оперативной памяти, шину 8 адреса и данных, шину 9 управления, блок 10 коммутации и управления, дополнительную шину 11 управления, дополнительную шину 12 адреса и данных, интерфейс 13 управления, линии 14 импульсно-кодовой модуляции (ИКМ), а также первую и вторую шины 15 и 16 управления коммутацией, шину 17 информации и исходящую и входящую. линии 18 и 19 взаимодей ствия.Блок 10 коммутации и управления (фиг. 2) включает с первого по восьмой шинные формирователи 20-27, коммутатор 28, первый инвертор 29, узел 30 управления, второй инвертор 31, первый, второй и третий элементы ИЛИ 32-34, с первого по пятьй выходы 35-39 узла 30 управления, первый второй и третий входы 40-42 узла 30 управления и четвертые выводы 43 узла 30 управления. В режиме отказа микропроцессор 5 ос новного модуля получает сообщение о наличии отказа или иэ центра технической эксплуатации, или по линиям 14 ИКМ от первого и второго блоков 3, 4 оконечного оборудования резервного модуля. При получении команды о наличии неисправности микропроцессор 5 исправного модуля обеспечивает переключение линий 14 ИКМ к средствам обработки своего модуля. 1 з,п, ф-лы, 5 ил. Узел 30 управления (фиг3) образует с первого по четвертый мультиплексоры 44-47, третий инвертор 48,первьй, второй и третий регистры 4951, четвертый и пятый элемент ИЛИ 52и 53, дешифратор 54.и четвертый и пятый инверторы 55 и.,56,Устройство работает следующим образом.Возможны два режима функционированияф режим нормальной работы и режим отказа. 1 и 2 исправны. В этом случае в первом и втором регистрах 49 и 50 узлов 30 управления записан "0", а на третий вход 42 поступает "0" с соответствующих.выходов резервного и основного модулей 2 и 1.Состояние с первого по четвертый мультиплексоров 44-47 таково, чтосигналь 1 управления, поступающие соответственно на второй, первый, четвертый и третий выходы 36,35,38 и 37узла 30 управления переводят первьй,второй, шестой, седьмой и восьмойшинные формирователи 20,21,25,26 и27 в активное состояние, а третий,четвертый и пятый шинные формирователи 22,23 и 24 - в отключенное состояние.К микропроцессору 5 соответствующего модуля посредством шин 8 и 9 и дополнительных шин 11 и 12 подключаются интерфейс 13 управления и блоки 6 и 7 постоянной и оперативной памяти.Выбор конкретного регистра осуществляется путем занесения его кода в третий регистр 5 1 и последующей дешифрации в дешифраторе 54, 157883В режиме отказа микропроцессор 5основного модуля 1 получает сообщение о наличии отказа или из центратехнической эксплуатации, или по линиям 14 ИКМ от первого и второго блоков 3 и 4 оконечного оборудования резервного модуля 2.Выявление неисправности осуществляется первыми и вторьпчи блсками 3и 4 посредством передачи контрольныхпакетов с заранее известными откликами и ограниченныи выдержками времени,Сообщение службы технической эк 15сплуатации и обслуживания Формируетсяоператором и передается в исправныйинтерфейс 13 управления через коммутационное поле по специально выделенному временному каналу, 20При Получении команды о наличиинеисправности микропроцессор 5 основного модуля 1 (наприаер) записываетв первый регистр 49 "1", переключаяс первого по восьмой шинные Формирователи 20-27 таким ооразом, что отключает от.микропроцессора 5 дополнительные шины 11 и 12 и подключаетпервую и вторую шины 15 и 16, а также шину 17 информации,30Во второй регистр 50 также записывается сигнал "1", который по исходящей линии 18 взаимодействия поступает на управляющие входы с первого по четвертый мультиплексоров44-47, переключая их таким образом, 35что их выходные управляющие сигналыотключают микропроцессор 5,резервного модуля 2 от блока 10 и подключают к первым и вторым шинам 15 и 16 атакже к шине 17 дополнительные шины 4011 и 12 резервного модуля 2,Это обеспечивается отключениемшестого и седьмого шинных Формирователей 25 и 26 и подключением третьегочетвертого, пятого и восьмого45шинных формирователей 22-24 и 27,Микропроцессор 5 основного модуля 1 осуществляет тестирование олока 7 оперативной памяти и интерфейса 13 управления резервного модуля 2 50в соответствии с алгоритмом, приведенным на фиг, 4,Если интерфейс 13 управления неисправен, то микропроцессор 5 записывает в первый и второй регистры 49 55и 50 "0", подключаясь к исправномучерез дополнительные шины 1 1 и 12,Если интерфейс 13 управления иблок 7 оперативной памяти исправны,86то тестирующий микропроцессор переходит в режим оперативного управления основным и резервным модулями 1 и 2.Данный режим состоит из соответствующих циклов обработки информации последовательно в основном и резервном модулях 1 и 2Обработка неисправности основного модуля 1 в резервном модуле осуществляется аналогично.Формула изобретения1. Резервированный оконечный модуль для цифровых автоматических систем коммутации, содержащий основной и резервный модули, каждый из которых содержит первый и второй блоки оконечного оборудования, первые выводы которых являются первыми выводами основного и резервного модулей, микропроцессор и блок постоянной памяти, соединенные шиной управления и шиной адреса и данных, блок оперативной памяти и интерфейс управления, первые выводы которого в основном и резервном модулях соединены соответствующими линиями импульсно"кодовой модуляции (ИКМ) с вторыми выводами соответствующих первого и второго блоков оконечного оборудования, третьи выводы которых соединены соответствующими линиями ИКМ с соответствующими первыми выводами интерфейса управления смежного модуля, вторые выводы которых являются вторыми выводами основного и резервного модулей, о т л ич а ю щ и й с я тем, что, с целью повышения надежности коммутации путем выявления и отключения неисправного блока, в основной и резервный модули введены дополнительная шина управления и дополнительная шина адреса и данньж, подключенные к блоку оперативной памяти и третьему выводу интерфейса управления, а также блок коммутации и управления, соединенный по первьщ, вторым, третьим четвертым и пятым выводам соответственно с введенными первой и второй шинами управления коммутацией, шиной информации, исходящей и входящей линиями взаимодействия, причем в основном и резервном модулях блок коммутации и управления шестыми, седьмыми, восьмыми и девятыми выводами подключен соответственно к шине управления, шине адреса и данньпс, 1578838дополнительной шине управления и дополнительной шине адреса и данных,2, Резервированный оконечный модуль по п, 1, о т л:я ч а ю щ и й 5 с я тем, что блок коммутации и управления содержит узел управления, последовательно соединенные первый элемент ИЛИ, первый инвертар и коммутатор, второй иннертар, второй и третий элементы ИЛИ, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой шинные формирователи, причем входы первого и выходы второго шинных формирователей являются восьмыми выводами блока коммутации и управления,:первыми, вторыми и третьими выводами которого являются первые выводы третьего, четвертого и пятого шинных формирователей, пер" вые управляющие входы которых подключены к первому вьпаду узла управ-, ления, нтарой выход котарога соединен с управлящим входом коммутатора, вторым управляющим входом четвертого д 5 шинного формирователя и входом второго инвертора выход которого соединен с вторым управляющим входом третьего шинного формирователявторые выводы которого объединены с выходами первого и входами ше того шинных формирователей и являют:я шестыми выводами блока коммутации и управления, седьмыми выводами которого являются первые выводы седьмого шинного фарми 35 рователя, первый управляющий вход которого объединен с управляющим входом шестого шинного формйрователя и соединен с третьим выходам узла управления, четвертый выход которого подключен к управляющим входам первогои второго шинных формирователей ипервому управляющему входу восьмогошинного Формирователя, второй управляющий вход которого подключен квыходу второго элемента ИЛИ, первыйи второй входы которого соединены ссоответствующими входами первого и .третьего элементов ИЛИ и подключенык соответствующим выходам шестогошинного формирователя, соединенноготакже с входами второго шиннога формирователя и вторым нынодом четвертого шинного формирователя, а соответствующие выходы шестого шинного формирователя подключены к первому ивторому входам узла управления, третий вход и пятый выход которого яв- фляются соответственно пятым и четвертым выводами блока коммутации и управления, девятые ьыводы которогоявляются первыми выводами восьмагашиннага формирователя, вторые выво.ды которого соединены с четвертымивыводами узла управления и вторымивыводами седьмого и пятого шинныхформирователей, вторые управляющиевходы которых подключены соответственна к выходам третьего элементаИЛИ и коммутатора, второй вход которого подключен к выходу первого элемента ИЛИ,Производственно-издательский комбинат "Патент",город, ул. Гагарина, 10 Заказ 1.924 Тираж 525 ПодписноеВНИИПИ Государстве нного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб., д. 4/5