Устройство для распределения заданий процессорам

)5 006 Г 9/4 ОПИОАНИ БР П".ЛЬСТВУ АВТОРСКОМУ С 4-24 чи пу повто м обе ния в случае, еслиом она решается, вотказывает или дает го реш в коешени цессо время сбой. ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯПРИ ПНТ СССР(088.8)кое свидетельство СССРкл, С 06 Г 9/46, 1983.е свидетельство СССРл. С 06 Г 9/46, 1985.Т .О ДЛЯ РАСПРЕДЕЛЕНИЯЦЕССОРА 11ение относится к вычислиике и может быть испольазоустойчивых микропро-.стемах, Цель изобретеИзобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределения задач между процессорами.Цель изобретения - повьппение надежности обработки распределяемых заданий за счет перераспределения невыполненных заданий.На фиг. 1 и 2 приведена Функциональная схема устройства; на фиг.3 - Функциональная схема блока регистров.Устройство для распределения заданий процессорам содержит блок 1. регистров, коммутатор 2, коммутатор 3, элемент ИЛИ-НЕ 4, элемент И 5, эле-, мент"И-НЕ 6, каналы 7 а 1 уаааКу группу информационных входов 8 устройства, в каналах - элементы 9. 19. К сравнения, регистры 10.1, ,10.К, триггеры 11.1.1,,11.К.1 и 11.1.2,е надежности обработкизаданий за счет переневыпопненных заданий. ержит блок регистров, а, элемент И, элемент т И-НЕ, а каждый канал а, четыре регистра, три коммутатор, семь элеент сравнения, одновибь изобретения состоит дежности решения задаечения возможности ее ния - повьппен распределяемых распределения Устройство со два коммутато ИЛИ-НЕ, элеме четыре тригге элемента ИЛИ, ментов И, эле ратор. Сушнос в повышении н,24,К, 25,1, ,25,К, одновибраторы 26,1, ,26.К, первый 27 и второй 28 синхронизирующие входы устройства, вход 29 режима устройства, сиг- юйффф нальные выходы 30.130.К устрой- Ь ства, сигнальные входы 31,1,1, 31.К.1 и 31.1.2. 31.К.2 устройства, кодовые входы 32,1.132.К,1и 32,1.232.К.2, управтяощне входы 33 и 34 блока 1 регистров, ь,нформа -,43.М. Блок 1 содержит также триггер 44, элементы И 45 и 46. Блок 1 регистров работает следующим образом.В начальном состоянии регистры 39 итриггер 44 обнулены. На выходе элемен 5та ИЛИ 41.1 - нулевой сигнал, этотСигнал открывает элемент И 43.1. Задача, поступившая первой в блок 1 регистра, через блоки элементов ИЛИ 41 поступает на входы всех регистров 39. 20Но па очередному импульсу с входа 27код. задачи записывается толька в регистр 39,1, так как только элементЯ 43.1 открыт. На выходе элементаИЛИ 41,1 появляется нулевой сигнал, котарый открывает элемент И 43.2. Поэто-му вторая задача поступает в регистр39,2 и т,д. В случае, если устройствоприняла задачу для обслуживания топо очередному синхроимпульсу с входа 27 триггер 44 устанавливается вединичное состояние, так как на вхо де 33 грисутствует единичный сигнал,который открывает элемент И 45. Теперь очередной импульс с входа 28 проходит через открытый элемент И 46 на35тактовые входы всех регистров 39.Происходит сдвиг информации, Задачаиз регистра 39.2 перепишется в регистр 39.1, из регистра 39,3 в регистр 39.2 и т.д.,оУстройство работает следующим образом,В начальный момент все элементыпамяти находятся в нулевом состоянии, 45Блок 1 регистров не содержит информации, На выходах элементов И-НЕ б иИЛИ-НЕ 4 присутствуют единичные сигналы. Цепи установки в исходное состояние на фиг. 1,2 не показаны.Устроиство может работать в двухч50режимах. Первый режим - режим повышенной производительности решения задач, Второй режим " режим повышеннойнадежности решения задач.В режиме повышенной производительности решения задач на входе 29 присутствует нулевой сигнал. Он обеспечивает поступление задачи дпя решения,в один процессор. Задачи, пришедшиена вход 8 устройства, поступают вб лок 1 регистров, откуда последовательно через коммутатор 3 поступаютна информационные входы блоков элементов И 12. Однако код задачи пройдет толька на выход 36.1.1, так кактолько на выходе элемента ИЛИ 2 1.1,1присутствует единичный сигнал. Послепоступления задачи в процессор, очередной синхроимпульс с входа 27, пройдя через открытый элемент И 5, устанавливает триггер 11,1.1 в единичноесостояние. Единичный сигнал с инверсного выхода этого триггера через элемент ИЛИ 20. 1 откроет элемент И 13, 1, 2.Поэтому вторая задача с выходакоммутатора 3 поступает через блокэлементов И 12.1,2 во второй процессор, По очередному синхроимпульсу свхода 27 триггер 11.1,2 устанавливается в единичное состояние. Пасчеэтого появляется единичный сигнал навыхоце элемента И 18.1. Этот сигналоткрывает элемент И 13.2.1 и на еговыходе появляется управляющий сигналдля приема очередной задачи в соответствующий процессор, Задача в процессор поступает аналогично описанному, После того, как все процессорывключаются в работу, на выходе элемента И-НЕ 6 появляется нулевой сигнал, Этот сигнал поступает в блок 1регистров и последний перестает выдавать задачи для распределения. Есликакой-нибудь процессор выполнил поступившую на его вход задачу, та насоответствующем входе 31 появляетсяединичный сигнал, Так как на входе 29действует нулевой сигнал, которыйзапрещает работу элементов 9 сравнения, то на выходе элементов 9 сравнения будет нулевой сигнал, Этот сигнал открывает элементы И 14. Поэтомуочередной импульс с входа 28 проходитчерез открытый элемент И 14,К,1 и устанавливает триггер 11.К.1 в нулевоесостояние, Соответствующий процессорвновь гатов принять задачу для обслуживания,Сущность режима повышеннои надежности решения задач заключается вследующем, Пусть необходимо решитькакой-нибудь пакет задач с повышеннойнадежностью получения достоверногорезультата. Если учесть, чта вовремя решения задачи процессор можетдать сбой или отказать, та вероятно,6случае, если нет аналогичной ситуации в канале с меньшим порядковым номером, который обладает большим приоритетом.Сигнал с выхода элемента И 16 открывает коммутатор 2 для прохода кода задачи с выхода регистра 10 (кодзадачи в регистр 10 записывается одновременно с поступившими задачами впроцессор для обслуживания по заднему фронту импульса с выхода соответствующего элемента И 13) . Задача свыхода коммутатора 2 через коммутатор 3 поступает для распределенияв каналы 7, где она распределяетсяв свободный канал для решения. Одновременно с этим задача повторно поступает в канал 7. Повторное поступление задачи обеспечивает единичныйсигнал с выхода элемента И 16, который через элементы ИЛИ 1 открываетблоки элементов И 12. Код отказавшего канала записывается в регистр 19канала, взявшего на обслуживание задачу отказавшего канала, При появлении единичного сигйала на выходе элемента И 16 открывается элемент И 17для прохождения импульсов с входа 27.Элемент И 17 открывается, если в устройстве есть свободные каналы, Еслисвободных каналов нет, то не решенная (отказавшая) задача ожидает осво. -бождения процессоров в регистре 1.0. При освобождении процессоров появляется единичный сигнал на выходе элемента И-НЕ 6, Очередной синхроимпульсс входа 27 проходит через открытый элемент И 17 и задним фронтом запускает одновибратор 26. Импульсом с вы-. хода одновибратора 26 процессоры данного канала устанавливаются в нулевое состояние. Импульс с выхода одновибратора 26 устанавливает триггер 24 в единичное состояние и сбрасывает регистры 22 в "0", На выходе элемента 9 сравнения появляется нулевой сигнал. На выходе элемента И 16 также устанавливается единичный сигнал.После решения задачи в каналах 7 в регистры 22 записываются коды их решения.На выходах элементов 9 сравнения появляются соответствующие сигналы. Если задача решена правильно в обоих каналах, то аналогично описанному триггеры 11 устанавливаются в нулевое состояние. Кроме того, в канале 7 триггер 24 устанавливается в нулевое состояние импульсом с выхода элемен 5 156983 что на выход поступит неверный результат решения, Чтобы этого избежать, в предлагаемом устройстве предлагается каждую задачу решать на двух процес 5 сорах одновременно. После решения задачи в процессорах сравнения результатов решения позволяет. определить правильно решена задача или нет. .В случае несовпадения кодов результа О та задача передается другой паре процессоров, Одновременно с этим она решается и в паре процессоров, которая дала несравнение с целью определения причины несовпадения (сбой или отказ),15 Во втором режиме на входе 29 постоянно присутствует единичный сигнал. Этот сигнал, поступая на входы элементов ИЛИ 20, позволяет вырабатывать управляющие сигналы, разрешающие по" 20 ступление очередной задачи одновременно на выходы двух блоков элементов И 12. Поэтому. каждая задача поступает для решения одновременно в два процессора. Сигнал с входа 29 разрешает 25 работу элементов 9 сравнения, При распределении задач по процессорам устройство во втором режиме работает аналогично первому режиму, за исключе ием того, что одна задача поступа ет в два процессора. При выполнении задачи процессоры одного канала выставляют коды решения задачи на вхо" ды 32, По переднему фронту импульсов о,о:-;.Чание решения задачи эти коды зап,.сываются в регистры 22.Далее возможно несколько вариантов работы устройства.Когда коды решения задачи, выданн процессорами, совпали, на вь 1 ходе 4 О элеиента 9 сравнения будет нулевой сигнал. Этот сигнал откроет элементы И 14, Следовательно, синхронизирующий сигнал с входа 28 пройдет через элементы И 14 на установочные входы триг геров 11. В результате канал вернется в исходное положение и готов к приему очередной задачи.Когда коды решения задач, поступ,.вшие на входы 32 не совпали, на вы ходе элемента 9 сравнения будет еди-:н-ный сигнал . Этот сигнал закрывает элементы И 14 и поэтому сигналы с входа 28 не проходят на сброс триггеров 11Единичный сигнал с выхода 55 элемента 9 сравнения поступает на вход элемента И 16, на выходе которого появляется единичный сигнал . Единичный сигнал появляется только в томта И 1 ч, Каналы 7 готовы к принятию новых задач, При этом делается вывод, цта в канале 7 при первом цикле решения задачи происходит сбой и процессоры исправны.Если первый элемент 9 сравнения выдает сигнач несовпадения кодов, а второй элемент 9 сравнения - сравнения кодов, то устройство работает следующим, образом. Па очередному синхраимпульсу с входа 28 триггер 25 устанавливается в единичное состояние. Сигнал с его инверсного выхода Ьакрывает элемент И 16. На вго выхаце не будет единичного сигнала. Таким о бразом, делается вывод что один или оба процессора канала отказали, о чем Выдается информационный сигнал на выход 30 устройства.Формула изобрвтенияУстройство для распределения заданий процессорам, содержащее блок ре. - 25 гистров, первый коммутатор, элемент И, элемент ИЛИ-НЕ, каналы, а в каждом Канале - первый триггер, первый блок элементов И, первый элемент И, одно- вибратор, причем группа выходов блока 30 регистров подключена к первой группе информационных входов первого коммутатора, выходы которого подключены к информационным входам первых блоков элементов И всех каналов, в каждом35 канале инверсный выход первого триггера подключен к первому входу первого элемента И своего канала, о т л и - ч а ю щ е е с я тем, что, с целью повышения надежностиобработки распределяемых заданий за счет перераспределения невыполненных заданий, в него введены второй коммутатор, эле, - мент И-НЕ, а в каждый канал - элеме.нт сравнения, коммутатор, четыре регист ра, второй, третий и четвертый триггеры, свторого по седьмой элементы И, первый, второй и третий элементы ИЛИ, причем,группа информационных входов устройства подключена к группв информационных входов блока регистров, выход элемента И-НЕ подключен к первому входу управления считыванием блока регистров, выход элемента ИЛИ-НЕ подключен к второму входу управления счи.55 тыванием блока регистров и к первому и второму управляющим входам первого коммутатора, в каждом канале выход первого элемента И подключен к устаноночному входу первого триггера, инверсный выход второго триггера подключен к входам второго элемента И и к инверсному входу первого элемента ИЛИ, выход которого подключен к второму входу первого элемента И своего канала, выход первого элемента И подключен к первому входу второго элемента ИЛИ, выход которого подключен к управляющему входу первого блока элементов И, выход первого блока элементов И подключен к информационным входам первого регистра, выход котоРого подключен к соответствующей группе информационных входов второго коммутатора, выходы второго коммутатора подключены к второй группе информационных входов первого коммутатора и к входам элемента ИЛИ-НЕ, выход пврного элемента И подключен к тактовым входам первого и второго регистров, выходы второго регистра подключвны к группе информационных входов коммутатора своего канала, выход коммутатора канала подключен к первому входу третьего элемента И, выход которага подключен к входу сброса первого регистра, в каждом канале сигнальные входы устройства подключены к тактовым входам третьего и четвертого регистров и к первым прямым входам четвертого и пятого элементов И своего канала, выходы которых подключены соответственно к входам сброса первого и второго триггеров своего канала, инверсный выход третьвго триггера подключен к первому входу шестая го элемента И своего канала, выход которого подключен к второму входу второго и к первому входу третьего элементов ИЛИ своего канала, к первому входу седьмого элемента И свовгоканала, к информационным входам вторых регистров всех каналов, кроме сваега, к инверсным входам шестых элементов И всех последующих каналов и к соответствующему управляющему входу второго коммутатора, кодовые входы устройства в каждом канале падключены к информационным входам третьего и четвертого регистров, выходыкоторых подключены к входам элемвнта сравнения своего канала, выход злемента сравнения в каждом канале подключен к инверсным входам чвтвертога и пятого элементов И своего канала, к второму входу третьего элемента И, к единичному входу третьего триггерасвоего канала, к второму нходу шестого элемента И сваега канала и к управляющим входам коммутаторов других каналов, прямые выходы пернага и второго триггеров в каждом канале подключены к входам восьмого элемента И сноего канала, выход которого подключен к соответствующим входам первых элементов И всех наследующих каналон, в каждом канале выход седьмого элемента И через адновибратор подключен к входу установки в "1" четвертого триггера и к входам установки в "О" третьего и четвертого регистров своего канала, первый синхронизирующий вход устройства подключен к первому синхронизирующему входу блока регистров, к первому входу элемента И, к вторым входам седьмых элементов И всех каналов, второй синхронизирующий вход устройства подключен к второму синхронизирующему входу блока регистров, к вторым прямым входам четвертого и пятого элементов И всех кана лов, к тактовым входам третьих триггеров всех каналов и к третьим входам третьих элементов И каналов, вход режима устройства подключен к прямым входам первых элементов ИЛИ всех канапав и к входам разрешения элементов3 сравнения всех каналов, выход элемента И-НЕ подключен к третьим входамседьмых элементов И всех каналов, нь 1 ход блока регистров подключен к нтарому входу элемента И, выход которогоподключен к тактовым входам первогои второго триггеров всех каналов, выход второго элемента И в каждом канале соединен с вторым входом третьегоэлемента ИЛИ своего канала, выходтретьего элемента ИЛИ канала соединенс управляющим входом второго блокаэлементов И своего канала, информационные входы вторых блоков элементов И каналов соединены с группой выходов перного коммутатора, группы выходов первого и второго блоков элементов И каналов являются группамивыходов кода задачи устрайстна, ныходы восьмых элементов И капалаь соединены с входами элемента И-НЕ, ныхадчетвертого элемента И каждого каналасоединен с входом сброся четвертоготриггера и первьм входом сброса второго регистра своега канала, ныхододнавибратора в каждом канале соединен с вторым входом сброса второгорегистра своего канала, инверсныевыходы третьих триггеров каналов являются сигнальными выходами устройства.1569831 Л Ф е Составитель М,КудряшовРедактор Л.Зайцева Техред М.Дидык Корректор Т,Пали Краж 5 роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10 Заказ 1450 ВНИИПИ Госу ственного комитета по изоб 113035, Москва, Ж, Ра Подписноетениям и отская наб.,ытиям при ГКНТ ССС 4/5