Устройство для отладки микроэвм

,В,КирДалецк ченко 08581,81.льствоР 11/0ОТЛАДКоситсяжет быотлаизиров СССР1985.МИКРОЭВМк вычислиь испольки и про"нных мак ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР ОПИСАНИЕ ИЗО Н АВТОРСКОМУ СВИ(54) УстРойство ДлЯ(57) Изобретение отнтельной технике и мозовано для настройкиверки работы специал Изобретение относится к вычисли" тельной технике и может быть использовано для настройки, отладки и про" верки работы специализированных мик- роЭВМ на основе микропроцессоров К 580 ИК 80.Целью изобретения является расши" рение функциональных возможностей за счет обеспечения контроля внутрен них узлов микропроцессора.На Фиг,1 приведена функциональная схема устройства для отладки микро- ЭВМ; на фиг.2 - Функциональная схема блока Формирования адреса.Устройство для отладки микроЭВМ (Фиг.1) содержит коммутатор 1, выход 2 разрешения чтения отлаживаемой микроЭВМ, блок 3 прямого доступа к памяти, вход 4 захвата отлаживаемой микроЭВМ, магистральный усилитель 5, магистраль 6 данных отлаживаемой ЪЕНИЯ роЭВМ, Цель изобретения - расширениеФункциональных возможностей за счетобеспечения контроля внутренних узломикропроцессора отлаживаемой микроЭВМ, Это позволяе сократить времяотладки программы, а также повыситьоперативность настройки микроЭВМ.Устройство содержит коммутатор, блокпрямого доступа к памяти, магистраль"ный усилитель, блок индикации, дешифратор, блок режимов останова, блокготовности, элемент Иэлемент ИЛИ,схему сравнения, блок формированияадреса, блок постоянной памяти, блокрегистров, блок задания адреса, 1 з.пФ-лы, 2 ил.микроЭВМ, блок 7 индикации, выход 8адреса отлаживаемой микроЭВМ, выход9 управления отлаживаемой микроЭВМ,вход 10 подтверждения захвата отлаживаемой микроЭВМ, выходы 11 и 12 разрешения ввода и вывода соответственномикроЭВМ, дешифратор 13 адреса, блок14 режимов,останова, блок 15 готовности, вход 16 готовности отлаживаемой микроЭВМ, первый вход 17 заданиярежима устройства, вход 18 пуска .устройства, элемент И 19, вход 20 уп"равления остановом по адресу устройства, схему 21 сравнения, блок 22формирования адреса, выход 23 разрешения обращения к памяти отлаживаемоймикроЭВМ, блок 24 постоянной памяти,блок 25 задания адреса, элемент ИЛИ26, выход 27 разрешечия записи отлаживаемой микроЭВМ, б ок 27 регистров,вход 29 синхронизации устройства, 3 15539второй вход 30 задания режима устройства, тактовый выход 31, вход 32 запуска устройства, вход 33 чтенияблока регистров, вход 34 записи блока регистров 34,Блок 22 Формирования адреса (Фиг.2)содержит первый элемент И 35, первыйэлемент НЕ 36, второй элемент И 37,первый элемент ИЛИ 38, третий элемент 10И 39, второй элемент ИЛИ 40, блокэлементов И-ИЛИ 41, второй элемент;НЕ 42, четвертый элемент И 43, счетчик 44, дешифратор 45, пятый элементИ 46, триггер 47, третий элемент НЕ;48, переключатель 49 режима, генератор 50 одиночного импульса.Устройство для отладки микроЭВМ,обеспечивает следующие аппаратныережимы отладки: общий останов по ад,ресу, останов по адресу при чтениииз ОЗУ микроЭВМ, останов по адресупри записи в ОЗУ, останов по адресупри вводе информации из внешнегоустройства, останов по адресу при 25выводе инФормации во внешнее устройство, шаговый режим поциклового прохождения программы, шаговый режимпокомандного прохождения программы,режим прямого доступа к памяти и пор- ЗО.там ввода-вывода отлаживаемой микроЭВМ, индикацию состояния микропроцессорной системы, чтение и индикациовнутренних узлов микропроцессора отлаживаемой микроЭВМ.Останов по адресу происходит приналичии разрешающего сигнала на входе20 при совпадении адресов, поступающих на схему 21 сравнения с входа 8и блока 25,. 40Работа в шаговом режиме отладкипрограммы становится возможной привысоком потенциале на первом входе17 задания режима. Причем при высокомпотенциале на втором входе 30 задания 45режима останов производится в началекаждого цикла выполняемой команды посигналам, поступающим с входа 29,а при низком только в начале командыпо сигналам, поступающим с входа 32Переход к выполнению нового цикла иликоманды обеспечивается подачей потенциала на вход 18 устройства.В режиме прямого доступа к памяти55можно производить запись, чтение информации из памяти или портов вводавывода отлаживаемой микроЭВМ без участия микоопроцессора. Адрес ячейки,куда записывается или считывается инФормация, набирается в блоке 25,Блок 3 прямого доступа к памятивыдает на выход 4 сигнал высокогоуровня Захват", который, поступаятакже на коммутатор 1, разрешает выдачу информации на выход 6 через магистральный усилитель 5. По сигналуЗахват" микропроцессор отлаживаемоймикроЭВМ после окончания выполненияочередной команды переводит свои шиныв высокоимпедансное состояние и выдает сигнал "Подтверждение захвата".После получения сигнала с входа 10блок 3 управляет записью, чтением инФормации из памяти или портов вводавывода микроЭВМ, выдавая на выход 9сигналы: "Запись", "Чтение", "Ввод","Вывод". При выводе информации из па"мяти или портов ввода-вывода микроЭВМпроизводится только ее индикацияс помощью блока 7 Блок 7 индикации,кроме шины данных, позволяет индицировать сигналы на адресном выходе 8и выходе 9Устройство в режиме чтения внутренних узлов микропроцессора отлаживаемой микроЭВМ работает следующимобразом.Работой устройства в этом режимеуправляет блок 22 (Фиг,2). Предварительно устройство осуществляет останов по адресу в начале команды. Приэтом на выходе блока 15 готовностиустанавливается сигнал низкого уровня, поступающий на вход 16 и на первый вход запуска блока 22, а на входе32 устанавливается сигнал высокогоуровня, который поступает на третийвход блока 22. Микропроцессор отлаживаемой микроЭВМ устанавливается всостояние ожидания и находится в этомсостоянии до тех пор, пока на выходе16 готовности не появится сигнал высокого уровня,Для осуществления режима чтениявнутренних узлов микропроцессора отлаживаемой микроЭВМ включается переключатель 49 режима (Фиг,2), Приэтом на выходе генератора 50 одиночного импульса формируется строб, который сбрасывает счетчик 44 и черезэлемент И 46 устанавливает по единичному входу триггер 47. Сигнал высокого уровня с единичного выхода тригге"ра 47 через элемент ИЛИ 40 поступаетна вход разрешения доступа блока 24,а сигнал низкого .уровня с нулевого515 выхода триггера 47 - на вход элемента И 37, блокируя Формирование сигна-, ла разрешения обращения к памяти на выходе 23. Таким образом, блокируется чтение команды из ОЗУ микроЭВМ и разрешается обращение к блоку 24, Сигнал высокого уровня с единичного выхода триггера 4 7 поступает также на вход элемента И 43, разрешая про" хождение сигналов с входа 29 на счетный вход сцетцика 44, и на вход блока элементов И-ИЛИ 41, коммутируя на адресный вход блока 24 выходы счетчика 44. Так как сцетцик 44 сбро" шен, то на адресный вход блока 24 поступает нулевой код. В трех нацаль" ных адресах блока 24 хранится код команды вызова подпрограммы чтения внутренних узлов микропроцессора отлаживаемой микроЭВМ (САЬЬ а, а , где а а- адрес входа в подпрограмму). Таким образом, при подаче сигнала пуска на вход 18 на выходе 16 готовности Формируется сигнал высокого уровня и вместо цтения очередной команды из ОЗУ микроЭВМ происхо" дит чтение команды САЬЬ из блока 24, Команда вызова подпрограммы (САЬЬ а а) имеет длину три байта и выполняется за 5 циклов. Первые три цикла используются для цтения команды из памяти, а четвертый и пятый - для загрузки в стек содержимого счетчика команд. Сцетцик 44 ведет подсчет сигналов начала машинного цикла, которые поступают с входа 29. По каж- дому импульсу, поступающему с входа 29 синхронизации, содержимое счетчика 44 увеличивается на единицу, таким образом формируется код следующего адреса блока 24. При поступлении третьего сигнала нацала машинного цикла с входа 29 синхронизации на выходе сцетцика устанавливается код 011. Дешифратор 45 по этому коду формирует сигнал высокого уровня, который сбрасывает триггер 47, На единичном выходе триггера 47 Формируется сигнал низкого уровня, который посту" пает на вход элемента ИЛИ 40 и снима" ет сигнал разрешения доступа к блоку 24. Сигнал низкого уровня с единичного выхода триггера 47 блокирует прохождение последующих импульсов с входа на счетный вход счетчика 44, а также запрещает прохождение сигналов с выхода счетчика 44 на адресный вход блока 24, Сигнал высокого уровня 539816с нулевого выхода триггера 47 поступает на вход элемента И 37, разрешаяФормирование сигнала на выходе 23разрешения обращения к памяти микроЭВМ, а также на вход блока элементовИ-ИЛИ 41, коммутируя на адресныйвход блока 24 сигналы с входа 8 адреса.10После выполнения команды САЬЬпроисходит переход на программу чтения внутренних узлов микропроцессораотлаживаемой микроЭВМ, которая хранится в блоке 24. Блок 24 занимаетконечную зону в адресуемом микроЭВМполе памяти, Начальный адрес и вели"чина зоны памяти, отводимой под блок24, определяются из выражения Я= 20= Х Я , где Я- сигнал, формируемый1= кна выходе элемента И 35, Я., - сигнална -й шине 8 адреса, Например, при1=11, п=15 блок 24 размещается в об ласти адресов Р 800 ГГГР,.В результате выполнения подпрограммы содержимое внутренних узловмикропроцессора переписывается вблок 28 регистров, Обращение к блоку28 регистров происходит как к портамввода-вывода отлаживаемой, микроЭВМ(т,е. используются .команды ОПТ, 1 М).Блок 13 Формирует сигналы записи вблок 28 регистров.В процессе выполнения подпрограммы 35чтения внутренних узлов микропроцессора происходит модификация содержимого счетчика команд, хранящегося вобласти стека, Это необходимо дляорганизации возврата в ту точку программы, где был произведен останбв,Выход из подпрограммы происходит покоманде РЕТ после того, как будетвосстановлено содержимое внутренних 45 узлов микРопРоцессоРа, затертоев процессе выполнения подпрограммы.После выполнения команды РЕТ в первомцикле следующей команды на входе 8адреса выставляется адрес, по кото Рому был произведен останов, и навыходе схемы 21 сравнения Формируетсясигнал высокого уровня (так как вблоке 25 набран тот же код адреса),На входе 20 устройства присутствуетсигнал высокого уровня, который свыхода элемента И 19 поступает навход блока 15 готовности, после чегона выходе 16 готовности появляетсясигнал низкого уровня. Микропроцессор25изобретения 1. Устройство для отладки микро- ЗВМ, содержащее коммутатор, магистральный усилитель, блок индикации, 30 блок прямого доступа к памяти, схему равнения, блок режимов останова, лок постоянной памяти, блок готовности, элемент ИЛИ и элемент И, причем ход разрешения чтения устройства оединен с первым информационным вхоом коммутатора и входом чтения блока остоянной памяти, выход которого со динен с информационным входом магистрального усилителя, выход захвата 40 блока прямого доступа к памяти являЕтся выходом захвата магистрали уст 1 ойства и соединен с вторым информационным входом коммутатора, выход элемента ИЛИ соединен с управляющим 45 Входом коммутатора, выход которого Соединен с управляющим входом магистРального усилителя, выход которого через двунаправленную магистраль соединен с первым входом блока индикации, информационным выходом блока прямого доступа к памяти и является Выходом данных устройства, выход режима блока прямого доступа к памяти Соединен с вторым входом блока индикации и с выходом управления устройСтва, адресный выход блока прямого Доступа к памяти соединен с первым Входом схемы сравнения, с третьим отлаживаемой микроЭВИ переходит всостояние ожидания,После этого устройство переводитсяв режим прямого дОступа к памяти ипроизводится вывод и индикация информации из блока 28 регистров, в котором хранится содержимое внутреннихузлов микропроцессора, Каждый регистриз блока 28 имеет свой фиксированныйадрес в области адресов внешних устройств (от 1 до 256) и каждому регистру соответствует определенныйвнутренний регистр микропроцессора,После чтения и индикации содержимого внутренних узлов микропроцессор , хранящегося в блоке 28 регистров,с имается сигнал с входа 20, выключается тумблер задания режима в блоке2 и снимается сигнал "Захват в 20блоке 3 прямого доступа к памяти,Пфсле этого микропроцессор продолжает выполнение приостановленной прог 11 аммы,Формула входом блока индикации и является адресным выходом устройства, вход подтверждения захвата устройства соединен с разрешающим входом блока прямого доступа к памяти, выход схемы сравнения соединен с первым входом элемента И, вход управления остановом по адресу устройства соединен с вторым входом элемента И, выход блока режима останова соединен с третьим входом элемента И, выход которого соединен с первым, входом блока готовности, входы разрешения ввода, разрешения вывода, разрешения чтения, разрешения записи устройства соединены соответственно с первым, вторым, третьим и четвертым входами блока режимов останова, первый вход задания режима, вход пуска, вход синхронизации, второй вход задания режима, тактовый вход и вход признака начала команды устройства соединены соответственно с вторым, третьим, четвертым, пятым, шестым и седьмым входами блока готовности, выход которого является выходом готовности устройства, о т - л и ч а ю щ е е с я тем, что, с целью расширения Функциональных воз" можностей устройства за счет обеспечения контроля внутренних узлов микропроцессора, введены блок регистров, блок Формирования адреса, дешифратор адреса и блок задания адреса, причем входы разрешения ввода и вывода устройства соединены соответственно с первым и вторым адресными входами дешифратора адреса, первый и второй выходы которого соединены соответственно с входами чтейия и записи блока регистров, выход которого соединен с информационным входом магистрального усилителя, информационный выход блока прямого доступа к памяти соединен с информационным входом блока регистров, адресный выход блока прямого доступа к памяти соединен с информационным входом дешифратора адреса и адресным входом блока формирования адреса, выход разрешения доступа которого соединен с входом обращения блока постоянной памяти и первым вхо" дом элемента ИЛИ, первый выход дешифратора адреса соединен с вторым вхо" дом элемента ИЛИ, выход блока готов" ности, входы признака начала команды и синхронизации устройства соединены соответственно с первым входом запуска, вторым входом запуска и тактовымвходом блока Формирования адреса, вход разрешения чтения устройства соединен с входом обращения блока формирования адреса, выходы разрешения обращения и адресный выход которого соединены соответственно с выходом обращения устройства и адресным входом блока постоянной памяти, первый и второй информационные выходы блока задания адреса соединены соответственно с информационным и адресным входами блока прямого доступа к памя" ти, второй информационный выход блока задания адреса соединен с вторым вхо дом схемы сравнения.2, Устройство по и.1, о т л и ч а ю щ е е с я тем, что блок Форми" рования адреса содержит пять элементов И, два элемента ИЛИ, три элемента НЕ, элемент 2 И-ИЛИ, счетчик, триггер, дешифратор, генератор одиночного импульса и переключатель режима, причем адресный вход блока соединен с первым входом элемента 2 И-ИЛИ и с входами 25 первого элемента И, выход которого через первый элемент НЕ соединен с первым входом второго элемента И, вход обращения блока соединен непосредственно с первым входом третьего элемента И и через второй элемент НЕ - с первым входом первого элемента ИЛИ, выход первого элемента К соединен с вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, прямой выход триггера соединен с вторымвходом элемента 2 И-ИЛИ, первым входом четвертого элемента К и вторымвходом второго элемента ИЛИ, выходкоторого является выходом разрешенияобращения блока, инверсный выходтриггера соединен с третьим входомэлемента 2 И-ИЛИ, с вторым входом вто"рого элемента И, выход которого соединен с вторым входом первого элемен"та ИЛИ, выход которого является выходом разрешения обращения к памятиотлаживаемой ЭВМ блока, синхровходблока соединен с вторым входом четвертого элемента И, выход которогосоединен с тактовым входом счетчика,информационный выход которого соединен с входом дешифратора и четвертымвходом элемейта 2 И-ИЛИ, выход которо"го.являетсяадресным выходом блока,выход переключателя режимов соединенс входом запуска генератора одиночныхимпульсов, выход которого соединенС первым входом пятого элемента И ивходом сброса счетчика, выход дешифратора соединен с тактовым входомтриггера, первый тактовый вход блокачерез третий элемент НЕ соединен свторым входом пятого элемента И, вы"ход которого соединен с единичнымвходом триггера, второй вход запускаблока соединен с третьим входом пятого элемента И, шина нулевого потенциала блока соединена с информационным входом триггера.,Дидык ор В,Кабаций Ко Заказ 457 Тираж 5 б ВНИИПИ Государственного комитета 113035, Москва, ри ГКНТ Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 Сост едактор Л.Веселовская Техр