Устройство для сопряжения абонента с магистралью в микропроцессорной системе

СОЮЗ СОВБТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН А 1 1)5 С Об Р дЯ ; 1У СВИДЕТЕЛЬСТВУ ОПИСА К АВТОРСН ена функпиомого устройсвязи,з блока 1 упнтролера),ной памяти,адреса, юнн На чертеже пр бретенией технике тавл носится к вычисли- может быть исполь альная схе предлагацессорной состоит тель ства микроп Устройст ус равления (си группы блоко шинного форм темного к 2 постоян ователя 3 рен быс ОСУДАРСТ 8 ЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯРИ ГКНТ СССР(56) Авторское свидетельство СССРУ 734657, кл. О Об Р 13/00, 1978.Авторское свидетельство СССРР 1124275, кл. О 06 Р 13/00,26.01 .84.(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ АБО НЕНТА С МАГИСТРАЛЬЮ В МИКРОПРОЦЕССОРНОЙ СИСТЕМЕ(5) Изобретение относится к вычислительной технике и может быть использовано для построения интерфейсных устройств микропроцессорныхсистем. Целью изобретения являетсярасширение области применения и повышение быстродействия. Поставленнаяцель достигается тем, что в устройство микропроцессорной связи, содержащее блок управления, группублоков постоянной памяти, шинный но для построения интерфейсных ойств микропроцессорных систем. елью изобретения является расши е области применения и повьппени родействия,формирователь адреса, шинный форми ватель данных, дешифратор, триггер готовности, триггер доступа к маги страли, триггер управления, триггерзапроса доступа к магистрали, первый, второй и третий. элементы ИЛИ,элемент И-ИЛИ, первый, второй и третий элементы И, дополнительно введены первая и вторая группы шинныхформирователей адреса, первая и вторая группы формирователей данных,оперативная память, группа элементов ИЛИ, четвертый элемент ИЛИ иобразованы новые связи. Введениегруппы шинных формирователей адресаданных позволяет обращаться со стороны активных устройств на магистралик соответствующим бгокам постояннойили оперативной памяти во время обращения микропроцессора к другим блокам постоянной или оперативной памяти. Введение оперативной памятипозволяет осуществить работу с подпрограммами, прерываниями и стекомво время обращения микропроцессорак локальной памяти без обращения квнешней оперативной памяти по интерфейсной магистрали. 1 ил.ного формирователя 4 данных, дешв-ратора 5, триггера 6 готовности, триггера 7 доступа к магистрали, триггера 8 управления, триггера 9 запроса доступа к магистрали, первой5 группы шинных Формирователей 10 адреса, второй группы шинных формирователей 11 адреса, оперативной памяти 12, первой группы шинных Формирователей 13 данных второй группы шин 9ных Формирователей 14 данных, второго и третьего элементов ИЛИ 1 5 и 1 6, элемента И-ИЛИ 17, первого элемента ИЛИ 18, четвертого элемента ИЛИ 1 9, группы элементов ИЛИ 20, первого, третьего.и второго элементов И 21 - 23, входов 24 адреса, входов-выходов 25 данных, входа 26 приема, входа 27 выдачи, входа 28 строба, тактового входа 29, выхода 30 готовнос ти, входа 31 ожидания, выходов 32 старших разрядов адреса, группы выходов 33 занятости, входов-выходов 34 младших разрядов адреса, гРуппы входов 35 разрешения чтения, входа 36 приема, входов-выходов 37 данных, группы выходов 38 управления, входа 39 ответа, входа 40 разрешения доступа, выхода 41 запроса доступа,Входы 24.адреса, входы-выходы 25 данных, входы 26,27 и 31, вход 28 синхронизации, тактовый вход 29, выход 31 устройства подключаются к стандартным выходам адреса входам- выходам данных и к шине управления микропроцессора соответственно. Выходы 32 старших разрядов адреса, входы-выходы 34 младших разрядов адреса входы-выходы 37 данных, выФ40 ходы 38 и 41, входы 39 и 40 подключаются,к соответствующим разрядам стандартного интерфейса магистрали.Устройство работает следующим образом.В системный контроллер 1 по входам-выходам 25 устройства по переднему Фронту строба на входе 28 (выход шины управления микропроцессора "Строб" ) записывается слово состояния микропроцессора. Системный конт роллер 1 по слову состояния микропроцессора, входам 26 (" Прием" ), 27 (" Выдача" ) формирует сигналы управления устройства. Если информация,. выставляемая на входах 24, не входит 55 во множество адресов, идентифицирующих группу блоков 2 постоянной памяти или оперативную память 12, то выходы дешифраторов 5 не активизированы. Поэтому неактивен и выход элемента ИЛИ 18. В то же время активизирован выход элемента ИЛИ 16, таккак его входы активизированы однимиз входов 26 ("Прием" ) или 27 ("Выдача") в зависимости о г цикла работымикропроцессора,Все это приводит к тому, что попереднему фронту импульса на тактовом входе 29 ("Фаза 2" микропроцессора) устанавливается триггер запроса доступа к магистрали 9, так какего информационный вход активизирован выходом элемента И 23. Выходтриггера запроса доступа к магистрали 9 активизирует выход 41 "Запросдоступа к магистрали". Если не активизирован вход 40 управления "Разрешение доступа к магистрали", то устанавливается триггер доступа к магистрали 7 также по переднему фронтуимпульса на тактовом входе 29 устройства, так как его информационныйвход активизирован выходом элементаИ 21. Если выход 39 "Ответ" равенлогической "1", то логический,"0"на выходе триггера 6 готовности удерживает по выходу 30 "Готовность"микропроцессор в состоянии ожидания,что сопровождается, в свою очередь,активизацией входа 31 "Ожидание" устройства. Поэтому активизируется выходэлемента И 22 и по переднему Фронтуимпульса на тактовом входе 29 устройства устанавливается триггер 8 управления. Выходной сигнал триггера 8 управления подключает шинный Формирователь адресов .3 и данных 4 к интерФейсной магистрали. Таким образом,адресные выходы микропроцессора повходам 24 адреса устанавливают наинтерфейсной магистрали адрес устройства, с которым будет происходитьобмен. Выходной сигнал триггера 8управления обеспечивает подключениевыходов системного контроллера 1 кразрядам управления интерфейсноймагистрали, Таким образом выдаетсясигнал чтения или записи,При появлении на выходе 39 сигналалогического 0", свидетельствующегоо том, что данные приняты, либо установлены на входы-выходы 37 данныхустройством, с которым происходитобмен, активизируется выход элемента ИЛИ 15 соответственно устанавливается по переднему фронту импульса51538173на тактовом входе 29 триггера 6 готовности. Этим формируется сигналготовности для микропроцессора повыходу 30 управления, получив который, он снимает сигнал ожидания свхода 31 управления, что, в своюочередь, приводит к обнулению триггера 8 управления. Таким образом,выходы системного контроллера 1 переводятся в высокоимпедансное состоя"ние и снимаются сигналы управленияс интерфейсной магистрали. Приемили выдача данных по входам-выходам25 данных завершается снятием микропроцессором соответствующих управляющих сигналов с входов 26 и 27 управления. Таким образом происходитобмен информацией микропроцессора свнешним устройством аналогично известному устройству.Если же микропроцессор обращаетсяк группе блоков,2 постоянной памяти, которая является локальной, тоэто сопровождается активизацией одного из выходов дешифратора 5, который подключается к входам 24 выходом элемента И-ИЛИ 17, второй итретий входы которого активизируютсяодним из входов 26 или 27, а выходкоторого активизирует разрешающийвход дешифратора 5, первый входэлемента И-ИЛИ 17 активизируется неактивным уровнем сигнала на входе28 управления, Следовательно, активизируется выход элемента ИЛИ 18,что приводит к активизации второговхода элемента ИЛИ 15. Поэтому попереднему фронту импульса на тактовомвходе 29 устанавливается триггер 640готовности, Активный сигнал с выходаэлемента ИЛИ 18 запрещает установкутриггеров 7 доступа к магистрали нзапроса доступа к магистрали 9. Выходной сигнал триггера 6 готовности45обеспечивает Формирование готовностимикропроцессора по выходу 30, который, следовательно, не входит в режим ожидания. Выходные сигналы дешифратора 5 также поступают на выходы 33, которые подключаются к дополнительным разрядам интерфейсной маги"страли Код занятости локальной памяти".Активный уровень на первом выходедешифратора 5 приводит.к активизации55выхода элемента ИЛИ 19, который, всвою очередь, активизирует входыразрешения первого шинного формирователя 10 адреса первой группы, бло" кирует входы разрешения первого шинного формирователя 11 адреса второй группы, активизирует первый входразрешения первого шинного формирователя 3 данных первой группы. Второй вход разрешения первого шинного формировател 13 данных первой группы активизируется входом 26 "Прием" при выставлении микропроцессоромэтого сигнала, Таким образом, через первый шинный Формирователь 10 адреса первой группы на адресные входы первого блока 2 постоянной памятигруппы поступают младшие разрядыадресных сигналов с входов 24 адреса и не могут поступить адресные сигналы.с входов-выходов 34 младшихразрядов адреса через первый шинный формирователь 11 адреса второй группы, выходы которого. находятся в высокоимпедансном состоянии, Вход разрешения первого блока 2 постоянной памяти группы активизируется выходом первого элемента ИЛИ группы 20, первый вход которого активизирован первым выходом дешифратора 5, Данные из первого блока 2 постоянной памяти группыпоступают на входы первого шинного формирователя 13 данных первой группы, а с его входов-выходов на первые входы-выходы 25 данных устройства и с них в микропроцессор.Информация на выходах 33 указывает, к какому из блоков 2 постоянной памяти группы происходит обращение, К остальным блокам доступ разрешен и по активному уровню сигнала на выходах 33, На входы 35 подается унитарный код незанятого блока памяти из группы блоков 2 постоянной памяти, на входы-выходы 34 младших разрядов адреса подается адрес требуемой ячейки памяти в незанятом блоке памяти, а на вход 36 подается активный тровень сигнала чтения. Таким образом, например, на последний блок памяти из группы блоков 2 постоянной памяти адрес подается с входов- выходов 34 младших разрядов адреса через последний шинный Формирователь Г 1 адреса второй группы первый и второй входы разрешения которого активизированы,неактивным уровнем сигнала на последнем выходе дешифратора 5. В свою очередь, неактивный уровень сигнала на этом выходе дешнфратора 5 обеспечивает удержание выходов пос -30 позволяет, напримериспользоватьодну локальную память различнымиактивными устройствами., чта дополнительно вызывает сокращение общегопостоянной памяти. Другие активныеустройства могут работать па подпрограммам, записанным в одной локальной памяти, вместо использования своих локальных блоков памяти,в которых записаны идентичные подпрограммы,Чтение других блоков 2 постоянной55памяти группы аналогично описанному,Кроме того, при активизации второго выхода дешифратара 5 микропроцессор может записывать и считывать леднего шинного формирователя 1 0 адреса первой группы в высокоимпедансном состоянии,и, следовательно, адресные сигналы на адресных входах 24 устройства, поступающие на адресные5 входы первого блока 2 постоянной памяти группы, не влияют на адресные сигналы, поступающие с входов-выходов 34 младших разрядов адреса на адресные входы последнего блока 2 постоянной памяти группы.Бго вход разрешения активизируется выходом последнего элемента ИЛИ группы 20, второй вход которого ак тивизирован соответствующим разря дам входов 35, который также активизирует второй вход разрешения последнего шинного формирователя 14 данных группы. Его второй вход раз решения активизируется входом 36. Данные из последнего блока 2 постоянной памяти группы считываются на входы-выходы 37 данных, Выходы последнего шинного Формирователя 1 5 25 данных группы за счет неактивного сигнаЛа на последнем выходе дешифратора 5 находятся в высакаимпеданснам состоянии, в котором также находятся выходы шинных формирователей адреса 3 и данных 4, так кактриггер 7 доступа к магистрали не установлен.Таким образом, обеспечиваются топологическая развязка блоков памяти и одновременное чтение различных блоков как по входам-выходам 25 данных, так и по входам-выходам 37 устройства, т,е, при использовании локальной памяти микропрограмм микропроцессором дополнительные входы- выходы 33,35 и 36 интерфейсной магистрали обеспечивают чтение незанятых блоков локальной памяти. Это данные из оперативной памяти 12. Ее вход разрешения активизирует сигнал с второго выхода дешифратора 5, вход записи - сигнал,с входа 27.,Первый вход разрешения первого шинйого формирователя 13 данных первой группы активизируется выходом элемента ИЛИ 1 9, а его второй вход разрешения активизируется входом 26 устройства.При записи информации в оператив- ную память 12 вход 26 неактивен и первый шинный формирователь 13 данных из первой группы передает данные с входов-выходов 25 данных на входы данных оперативной памяти 12 через первый шинный формирователь 13 данных первой группы, включенный па второму входу разрешения в режим приема, на входы-выходы 25 данных устройства. В оперативной памяти 12 можно организовать стек, что обеспечивает возможность вложения подпрограмм при работе микропроцессора с локальной памятью - группой блоков 2 постоянной памяти, а также возможность прерываний микропроцессора,Формула изоб ретенияУстройство для сопряжения абонента с магистралью в микропроцессорной системе, содержащее блок управления, группу блоков постоянной памяти, шинный формирователь адреса, шинный формирователь данных, дешифратор, триггер готовности, триггер доступа к магистрали, триггер управления, триггер запроса доступа к магистрали, элементы ИЛИ, элемент И-ИЛИ, элементы,И, причем командный вход блока управления является входом устройства для подключения к шине данных микропроцессора, первый и второй входы режима и синхравход блока управления являются входами устройства для подключения, выходом приема, выдачи и строба микропроцессора, синхроьходы триггеров готовности, доступа к магистрали, управления, запроса доступа к магистрали объединены и являются тактсвым входом устройства, группа выходов блока управления является группой выходов устройства для подключения к управляющим шинам магистрали, вход разрешения блока управления соединен с выходом триггера управления, информационные вхсды дешифратара и.шинного Формирователя адреса являются грУппой входов устройства дляподключения к адресной шине, микропроцессора, выходы дешифратора черезпервый элемент ИЛИ соединены с первыми входами второго элемента.ИЛИ,первого и второго. элементов И, вто-.рой вход второго элемента ИЛИ является Входом устройства для подключения к шине "Ответ" магистрали,выход второго элемента ИЛИ подключенк информационному входу триггера го-товности, выход которого являетсявыходом готовности устройства, входы третьего элемента ИЛИ соединенысоответственно с входами устройствадля подключения выходов приема ивыцачи микропроцессора, выход третьего элемента ИЛИ соединен с вторыми 20входами первого и второго элементовИ, третий вход первого элемента Иявляется входом устройства для подключения к шине разрешения доступамагистрали, а выход первого элемента И соеДинен с информационным входом триггера доступа к магистрали,выход которого подключен к первомувходу третьего элемента И, к первомувходу разрешения шинного Формирователя данных и к входу разрешенияшинного Формирователя адреса, третийвход третьего элемента И объединенс входом сброса триггера управления и яВляется ВхОдОм устройстВа дляподключения к шине ожидания микро-.процессора, выход третьего элементаИ соединен с информационным входомтриггера управления, Выход второго.элемента И соединен с информационным 40входом триггера запроса доступа кмегистрали, выход которого являетсявыходом устройства для подключенияк шине запроса доступа магистрали,первый 1 второй и третий входы элемента И-ИЛИ являются входами устройства для подключения к шинам приема,выдачи и строба микропроцессора,выход элемента И-ИЛИ соединен с входом разрешения дешифратора, информа 50ционные входы шинного формирователя,данных подключены к входам устройства для подключения к шине данныхмикропроцессора, выходы шинного формирователя данных являются выходамиустройства для подключения к шинамданных магистрали, второй вход разрешения шинного формирователя данных подключен к входу устройства для подключения к шине приема микропроцессора, о т л и ч а ю щ е е с.ятем, что, с целью расширения областиприменения и повышения быстродействия, оно содержит две группышинных Формирователей данных, опе-:,ративную память, четвертый элементИЛИ и группу элементов ИЛИ, причем первый и второй выходы дешифратора соединены с первым ивторым входами четвертого элементаИЛИ, выход которого соединен с входамиразрешения первых шинных формировате.лей адреса первой и второй группи .к первому входу разрешения первогошинного Формирователя данных первоигруппы, первый выход дешифратора соединен с входом разрешения оперативнойпамяти, вход записи которой подключен к входу устройства для подключения к шине выдачи микропроцессора,входы-Выходы первого шинного формирователя адреса первой группы объединены с входами-выходами первогошинного формирователя адреса второйгруппы и соединены с адресными входами первого блока постоянной памятигруппы и оперативной памяти, входывыходи шинных формирователей адресапервой группы, начиная с второго,объединены с входами-выходами одноименных шинных формирователей адресавторой группы и соединены с адресными входами одноименных блоков постоянной памяти группы, группа выходов первого блока постоянной памятигруппы н группа выходов оперативнойпамяти объединены и соединены с группами информационных входов первыхшинных формирователей данных первойи второй групп, группы выходов блоков постоянной памяти группы, начиная с второго, соединены с группамиинформационных входов одноименныхшинных формирователей данных первойи второй группы, входы чтения блоковпостоянной памяти группы соединеныс выходами соответствующих элементовИЛИ группы, первые входы которых,а также разрешающие входы шинных формирователей адреса, кроме первых,первой и второй групп и первые разрешающие входы шинных формирователейцанних, кроме первого, первой группысоединены с соответс-вующими выходамидеширато ра, вторые входы элементовИЛИ группы и первые разрешающие входы шинных ФО рмиров а телей данных в токтор О, Цк 8 Подписное КНТ СС зобретениям и открытиям пр Раушская наб., д. 4/5 оизводстненно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,рой группы образуют группу входов устройства для подключения к шинам разрешения считывания магистрали, вторые разрешающие входы шинных фор 5 мирователей данных первой и второй групп образуют соответствующие входы устройства для подключения соответственно к шине приема микропроцессора и шине приема магистрали, входы-выходы данных шинных формирователей данных первой группы подключены к входу-выходу устройства для подключения к шине данных микропроцессора, .выходы данных шинных фор мирователей данных второй группы образуют выход устройства для подключения к шине данных магистрали, группа выходов данных первого шинного формирователя данных первой груп О пы соединена с группой входов данных оперативной памяти, группы информаЗаказ 1 б 9 Тираж ВНИИПИ Государственного комитета по113035, Москва, Жционных входов шинных формирователей адреса первой группы и втораягруппа информационных входов шинногоформирователя адреса подключены квходам устройства для подключения кадресной шине микропроцессора, первая группа выходов шинного формирователя адреса является группой выходов устройства для подключения кстаршим разрядам адресной шины магистрали, входы данных шинных формирователей адреса второй группы подключены к второй группе выходов шинного формирователя адреса и образуютгруппу входов-выходов устройства дляподключения к младшим разрядам адресной шины магистрали, группа выходовдешифратора является группой выходовустройства для подключения к шинамзанятости магистрали.