Запоминающее устройство

еративт группе, которые ных вхо ши о ч н маци он мацион и 2 к6 ь,б 1) содержит ода 7 ( еделитель 9 инфорк рую11 азом.Возможны 2(в+1)стройства: в+1 режов битов и в+1 реж режимов работы .имов записи вектоимов чтения. Режиот другого лишь,тличаются оди ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ ПИСАНИЕ ИЗОБР АВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относится кющим устройствам и может бь 1 тзовано при создании систем о Изобретение относится к запоминающим устройствам и .может быть использовано при создании .систем оператив-ной памяти вычислительных устройств,решающих информационно-логические задачи.Цель изобретения - повышение быстродействия запоминающего устройстваи расширение области применения засчет возможности многомерного параллельного доступа,На фиг,1 изображена функциональная схема устройствами на фиг,2 - пример расположения информации, представленной четырехмерным массивом 4 х 4 х 4 х 4битов в четырех одноразрядных накопителях емкостью 64 бит каждый,Устройство содержит адресные входы 1 оь 111 цкоторые являютсявторой частью адресных входов устройства и предназначены для подачи агрупп младших разрядов адреса в устройство, где Ь - число младших разрядов адреса, 1 - число разрядов в 2ной памяти вычислительной устройстврешающих информационно-логическиезадачи, Цель изобретения - ловьвпениебыстродействия запоминающего устройства и расширение области примененияза счет обеспечения многомерногопараллельного доступа. Устройство содержит адресные, управляющие, инфор",мационные входы, информационные выходы, одноразрядные накопители, коммутатор, распределитель информацион: ных сигналов, первую и вторую группыкоммутаторов, элементы НЕРАВНОЗНАЧНОСТЬ и инверторы, 2 ил,адресные входы 1 ц 1-являются первой частью адресов и предназначены для подачи Ъ разрядов адреса, где р - колиазрядоа адреса и Осс .р, одравляющих входов 2 и 3, инфоре входы 4,4 4 д, инфоре выходы 55,5 ягде другие управляющие входыЮ ф 6-.стройство (фигораарядные накопитоммутатор 8, распрационных сигналов, первую группукомбинациями управляющих сигналов навходе 3определяющем чтение или запись информации следует произвести,и на входах 6 р,б,аа.6 определяющих координатное направление век 5. тора битов, поэтому для уяснения принципа работы устройства достаточнорассмотреть чтение, запись каких-либо векторов битов по двум различнымкоординатам,Описывая работу устройства, входную информацию будем представлять ввотще последовательности иэ (ш+1) мерик .кубов, состоящих из информационных элементов (битов)Рассмотримрасположение одного (нулевого) (ш+1)мерного куба в запоминающем устройстве, так как расположение остальных(оп+1)-мерных кубов будет периодичес 20кИ повторять расположение нулевого(1 п+1)-мерного куба.Введем координаты бита в (ш+1)мер-ном информационном кубе х,х х,а также координаты элемента в заломинающем устройстве уф у , где у,номер одноразрядного накопителя уадрес элемента в одноразрядном како"пителе, 0(х,42" -1; О.у,(2"-1;Ос и30Для обеспечения возможности многоМерного доступа к векторам битов поразличным координатам необходимо,чтобы координаты битов преобразовались по следующему закону:35У =Х 1) О Х О+аХ,У (1)айк квхо+х 2 +ха 2 +..х) 22 к(2) г 1 де 9 - операция поразрядного суммированияеп . -целая часть числа,Формула (1) реализуется: часть - 45иа элементах НЕРАВНОЗНАЧНОСТЬ 12 ичасть .- на распределителе 9 информационных сигналов,Формулу (2) в двоичном исчисленииможно представить в виде у(х,- х"р х, ), где х; - двоичный код соответствующей координаты, младшие разряды находятся слева;- операцияконкатенации.Если необходимо записать или считать вектор битов по координате хо,то есть х,=0,1 р 2 .,2 -1 а хх.,ах заданы постоянными, то на ад у, Б; Жх;, х) ";у кх Оф 1,,2 -1,ку аиО р 1 фф 2 1 ф ресные входы второй части адресныхвходов необходимо подать двоичныйкод: у =(х,-+х -ф ,х ), при этомх, в двоичном коде подается на адресные входы нулевой группы адресныхвходов одноразрядных накопителей, хв двоичном коде " па адресные входыпервой группы адресных входов одноразрядных накопителей и так далеедо х , которая в двоичном коде подается на адресные входы (ш)-й группы адресных входов одноразрядных накопителей,При этом на управляющие входы распределителя 9 информационных сигна"лов с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12 подается двоичный код Я,щх 1 (+1 х 9 х , а распределительинформационных сигналов реализует перестановку бит информации согласноФормуле у, "Яф О+ х , где х 0,1,2,2"-1, то есть в накопитель с номером у 1 поступит бит с информационноговхода устройства с номером х,(х,02 и) при ааписи информации и наинформационный выход устройства с но"мером х; поступит бит, считанный изнакопителя.с номером у,(у О(2"-1при чтении, согласно обратномупверб"разованию х=Б,а 9 у,ф где у Оф 1 ф 2 ф(2 к 1) оЕсли же необходимо считать или записать вектор битов по любойкрординате х , где.1 =12,ш, х 1 =О 1, 2,К2-1, ах, х х 1,х,хзаданы постоянными, то на адресныевходы, второй части адресных входоводноразрядных накопителей подаетсядвоичный код,у (Х,-м Х - аааХ ,-ур 9 х + 9 х х Эх + О+хщ-ф хх )При этом на управляющие входы распределителя 9 информационных сигналов с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12 подается двоичный кодВ;, Е .ф.х;,О+х, Е;ЕРаспределитель 9 информационных сигналов осуществит перестановку бит 1 информации при записи и чтении согласно прямому .и обратному преобразованиям:15329где в качестве номеров разрядов информационных входов и выходов соответственно устройства будет высту"пать хТак как 0 ( у,2"-1, то операцию3 Д+ у можно заменить разрядной инфверсией тех разрядов двоичного кодаЯ, в которых двоичный код у имеетединицы, Это осуществляется с помощью Оинверторов 13,Логический адрес. вектора бит ука-зывается двумя кодами, определяющиминомер (ш+1)-мерного куба, в которомрасположен данный вектор (код 1. ) и 5код начального элемента в (ш+1)-мерном кубе (1,ц ) причем младшие а разрядов Физического адреса, поступающие на входы,1.и являются кодом начального элемента (1." ) в 20(ш+1)-мерном кубе, а код 1. равен ко"ду старших разрядов адреса на входах1 1Рассмотрим работу устройства вдвух режимах при .=2, ш=3. 25Режим первый, Запись вектора битс координатами начального элемента вдвоино коде х,=/01/, х =/11/,=/11/, то есть 1, = /01/, /1/, /11/,а х =/00/; /10/; /01/ /11/т 1=03 30Аззго э Аззг в Аззгг е Аззгз (А хзхгх 1 хо)Код на управляющих входах ба,б бгравен /000/. На адресные входы 1Ф 1 Й е 31 Ф ю 15 поступает код/011111/, на адресные входы 1 а е11 35код /000/, На информационные входы 4, 4 4 , 4 з поступает информационное слово Аззго Аззг Аззгг Аэзгз зкоторое по сигналу "Запись: на входе3 через коммутатор 8 поступает на рас пределитель 9 информационных сигналов. Распределитель 9 информационныхсигналов под воздействием кода 8=01,поступившего на его управляющие входы 45с выходов элементов НЕРАВНОЗНАЧНОСТЬ12 О, 12 производит перестановку битинформационного слова:Аззгг А эздз Аззго Аэзгт э50 которые по сигналу "Запись" на входах 2, 3 будут записаны в одноразрядные накопители 7, При этом, поскольку сигнал на входах 6 6 6 равен нулю, то адрес на адресные входы накопителей 7 7 7проходит без изменения через Е-разрядные коммутаторы первой группы 10 и второй группы 11 1-разрядных коммутаторов.АзогзАзгз Азггз АзггъКод на управляющих входах 6, 61,6 равен /010/,На адресные входы 1 о 11, 13,1, 1 поступает код /011111/на адресные входы 11- код./О, О/, на управляющие входы 2, 3 сигнал, соответствующий режиму "Чтение".Сигнал на входах 6, 6 равен нулю, следовательно, содержимое нулевой и второй групп адресных входово 1 1 ф 4 ф 1 устройства на адресныевходы нулевой и второй групп адресныхвходов накопителей 7 пройдет беэ изме"нения через 1-разрядные коммутаторыю 1 Ог у 11 о11 гНа адресные входы второй группы,адресных входов накопителей 7 через1 с-разрядные коммутаторы 1 О , 11,пройдет содержимое их вторых информационных входов, так как управляющийсигнал на входе 6 равен единице.На вторые информационные входыМ-разрядного коммутатора 10 с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12 подается код Яг=х Э х, О+ х =01, а навторые информационные входы 1 с-раэ"рядного коммутатора 11, с выходов ин-верторов 13 подается код Б =10,Таким образом, на адресные входыодноразрядных накопителей 7 подаютсяследующие коды: Адрес (уз)(у ) Нако- Кодпитель0 7 0101119 7 0111112 7 г 0100113 7 011011 58 62 50 54 По сигналу "Чтение" на управляющих входах 2 и 3 биты с определенными адресами поступают на выход соответствующих накопителей и, проходя че 76 6Таким образом, бит А . запишется в накопитель 7 по адресу уг=/011111/=62, бит А ззгз - в накопитель 7 по адресу у /011111/=62, бит Аз - в накопитель 7 г по адРесУ у =/01111/=62, бит А ззд, - в накопитель 7 по адресу у =/011111/=62.Режим второй, Чтение вектора бит с координатами начального адреса в дво-, ичном коде х, /01/х=/1/, х 1 /.1/, то есть 1, =/0111 И/, а х "/00/ /10/, /01/ /11/ 1. 0рез коммутатор 8, образуют на входе распределителя 9 информационных сигналов информационное слово:Азггз в Аъзгь в Автои е АуаьРаспределитель 9 информационныхсигналов под воздействием кода Бг 01поступившего на его управляющие входы с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12, производит перестановку элеМентов инФормационного слова: Ад,Аил Азггз ю Агз, которые появят-ся на информационных выходах 5 55 г, 5, устройства (фиг.1, 2),Формула и з о б р е т е н и яЗапоминающее устройство, содержа щее одноразрядные накопители, входы обращения которых объединены и являются входом обращения устройства, ад 1 енсые входы старших разрядов одно" разрядных накопителей объединены и являются адресными входами лервой группы устройства, распределитель информационных сигналов и коммутатор, Информационные входы первой группы которого соединены с соответствующи ми выходами одноразрядных накопителей, информационные входы второй группы коммутатора являются информационны" ми входами устройства, управляющий вход коммутатора соединен с входами 35 Запись " чтение одноразрядных нако" пителей и является входом записи чтения устройства, выходы коммутатора соединены с информационными входами распределителя информационных сигналов, выходы которого соединены синформационными входами одноразрядных накопителей и являются информационными выходами устройства, о т л ич а ю щ е е с я тем, что, с цельюповышения быстродействия устройства ирасширения области его применения засчет организации многомерного параллельного доступа, в него введены двегруппы коммутаторов, группа элементовНЕРАВНОЗНАЧНОСТЬ и группа инверторов,управляющие входы коммутаторов первой и второй групп объединены иявляются соответствующими входами задания режима устройства, информационные входы первой группы коммутаторовпервой и второй групп объединены и являются адресными входами второй группы устройства, входы элементов НЕРАВНОЗНАЧНОСТЬ соединены с первыми информационными входами соответствующих коммутаторов первой и второйгрупп, выходы элементов НЕРАВНОЗНАЧНОСТЬ соединены с информационными входами второй группы коммутаторов первой группы и с соответствующими входами группы инверторов, выходы которыхсоединены с информационными входамивторой группы коммутаторов второйгруппы, выходы коммутаторов первой ивторой групп соединены с соответствующими адресными входами младших разрядов одноразрядных накопителей153297 б ОУО ОУО йй О гг ОО ООФ И ОЮЛ аВУ ООО а ОО У ОЮ г ПЫО а8 У 8 УУ а л О ФО.Муск сиое открыде ета по изоб а, Ж, Ра тения арственного ко 113035, Моиям при ГКНТ СССР