Арифметико-логическая секция

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Об Р 7/3 ЗОБРЕТ К ДВТОРСКО ПЬСТ(56) 1 Ф 883 В 14А ный вия 98 54) 57) ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР 4328296/24-2420.10,8707.08,89,Бюл. 9 29Б,Г,Лысиков и С,Ю.Седаускас681.325 (088,8)Авторское свидетельство СССР993, кл. С 06 Р 7/38, 1980,явка Великобритании7430, кл, 64 А, опублик, 1977райтис В.-Б,Б., Седаускас С.Юускас А.-В.В. Микропроцессорект БИС высокого быстродейстК. - М.: Радио и связь,с.53"69, 154-157. ИФМЕТИКО-ЛОГИЧЕСКАЯ СЕКЦИЯ обретение относится к обл слительной техники, ориент 1499333 А 1 ровано на реализацию в виде БИС,позволяющих строить многоразрядные устройства, Оно может быть использованов быстродействующих устройствах арифметико"логической обработки данных.Целью изобретения является расширение функциональных возможностей засчет реализации ускорения переноса,Поставленная цель достигается тем,что арифметико-логическая секция,содержащая блоки 1, 2 и 7 мультиплексоров, арифметико-логический блок 3,блок 4 ускорения переносов, блок 5сдвигателей, блок б регистра-аккумулятора, содержит одноразрядный мультиплексор 8 и блок 9 ускорения пере-носов с соответствующими связями.б ил 3 табл,149933Изобретение относится к вычислительной технике, ориентировано на реализацию в виде БИС-секции, в частном случае - в виде матричной БИС (т,е. имеет специальные функциональ 5 ные возможности для эффективного наращивания разрядности), и может быть использовано в быстродействующих многоразрядных арифметико-логических устройствах цифровых ЗВМ,Целью изобретения является расширение функциональных воэможностей за счет реализации ускорения переноса.На фиг,1 представлена схема ариф метико-логической (АЛС) секции; на фиг,2 - схема первого блока ускорения переносов (для и равного четырем); на фиг,З - схема второго блока ускорения переносов (для И равного 20 четырем); на фиг.4 - схема арифметико-логического блока (АЛБ) (для п равного четырем); на фиг.5 - схема блока сдвигателей (для п равного че,тырем); на фиг,6 - схема блока реги стра-аккумулятора (для и равного четырем). Данные обозначения и и Н - соответственно разрядность и количество объединяемых АЛС.АЛС содержит (фиг.1) первый блок 30 1 мультиплексоров, второй блок 2 мультиплексоров, АЛБ 3, первый блок 4 ускорения переносов, блок 5 сдвигателей, блок 6 регистра-аккумулятора,третий блок 7 мультиплексоров, однонн Таблица 1 Операнды, участвующие в некоторой опе- рации Управляющие сиг- налы 40 СО, по СО по входу входу 12,1 12,2 0 0 0 1 1 0 1 1 А + В АС В + В В-% С П р и м е ч а н и е. С - содержимоерегистра- аккумулятора,В Ф В используется длявыработкиконстантО, 1.Далее блок 3 выполняет одну из операций, задаваемых с входа 12,3 разрядныи мультиплексор 8,второи блок9 ускорения переносов и имеет выход10 групповых функций возникновенияи распространения переноса. секции,двунаправленный вход 11 младшегоразряда секции, группу входов 12,1-12,6 задания режима секции, тактовыйвход 13 секции, вход 14 первого опе- .ранда секции, вход 15 второго операнда секции, вход 16 переноса секции,вход 17 групповых функций возникнове"ния и распространения переноса секции, вход 18 задания номера секции,выход 19 результата секции, выход 20переноса секции, двунаправленный вход 5021 старшего разряда секции,Первый блок 4 ускорения переносов(фиг,2) содержит элементы И-ИЛИ 2225 и элемент И 26, имеет первый ивторой входы 27 и 28 и второй выход 5529 блока ускорения переносов.Второй блок 9 ускорения переносов(фиг.З) содержит элемента И-ИЛИ 3032 и имеет выход 38 блока 9 ускоре 34ния переносов. АЛБ 3 (фиг.4) содержит дешифратор 34 и в каждом из разрядов - элементы И 35-45, элементыИЛИ 46-48, элемент ИЛИ 49 (в разрядах с нулевого по второй может отсутствовать) и имеет первый и второйинформационные входы 50 и 51, вход52 переноса в младший разряд и информационный выход 53 арифметико-логического блока 3.Блок 5 сдвигателей (фиг.5) содержит дешифратор 54, элементы И 55-66,элементы ИЛИ 67-72, элементы МОНТАЖНОЕ И 73 и 74, имеет выход 75 блока5 сдвигателей,Блок 6 регистра-аккумулятора(фиг.6) содержит элементы И 76-79,двухступенчатые 0-триггеры 80-83 иимеет выход 84 блока 6 регистра-аккумулятора.Арифметико-логическая секция работает следующим образом.С входов 14 и 15 секции первый ивторой операнды (А и В) поступают наинформационные входы блоков 1 и 2мультиплексоров. С выхода блока 6 регистра-аккумулятора значение С поступает на второй информационный входблока 2 мультиплексоров, На входыблока 3 подаются следующие величиныв зависимости от значений управляюпрнс сигналов (табл.1).Код операции (КОП) (вход 12.3) Вид операции 1 1 1 .2 3 О О О О О 1 О 1 О О 1 1 1 О О 1 О 1 Не используется КонъюнкцияОперация Шеффера ДизъюнкцияОперация Пирса Сложение по модулю 2Эквивалентность Алгебраическое Сложение 1 1 О 1 1 1 П р и м е ч а н и е. Операция Инверсия" осуществляется спомощью КОП==100 при А=Оили В=О.Операция Вычитание осуществляетсяс помощью КОП==111 при инверсныхцифрахвычитаемого иСвх =1Наиболее важным с точки зренияскорости выполнения операции Сложение (Вычитание) на фиг.4 являются сигналы внутригруппового переноса поступающего либо по цепи 29, либо 5 14 секции. В данном случае для конкретности принято, что АЛБ может выполнить не менее 28 различных операций. Набор операций может быть расширен или сужен, поскольку его величина не отражается на сущности и предмете изобретения. Важно, чтобы среди операций была хотя бы. одна арифметическая, что в данном наборе (табл.2) выполняется, По табл,2 видно, что операция алгебраического сложения (четыре ее варианта в соответствии с табл.1).определяется в данной АЛС кодом операции 111. Реализация всех операций осуществляется в блоке 3 параллельно (фиг,4),но на выход блока 3 поступает лишь тот результат, который выбирается внутри- блочным мультиплексором, управляющимся при помощи сигналов, поступающих с входа 12,3,2Таблица993336по входу 51 (в зависимости от номераразряда).Время запаздывания этого сигналаопределяет быстродействием всей АЛСв режиме арифметических операций,Пусть блок 3 выполняет одну изарифметических операций, Тогда внутри блока 3 вырабатываются разрядные 10 функции возникновения и распространения переноса и поступают на вход 27блока 4, на второй вход 28 которогопоступит с выхода мультиплексора 8значение переноса. Для задания позиции на каждой АЛС есть вход 18, Нанего подается сочетание логическихконстант в зависимости от позиции,занимаемой данной АЛС в арифметикологическом устройстве (АЛУ) (табл,З).20 Таблица 3 Номер по- Код позициизиции АЛС (сигналы нав АЛУ входе 18) Разряды опе- рандов О О О Иладшие 1 О 12О30 3 1 1 Старшие Групповые функции возникновения ираспространения переноса, точно распределенные по входу 17, поступаютна блок 9. На этот же блок по входу16 секции приходит сигнал переноса,Блок 9.вырабатывает межгрупповые сигналы переноса, которые поступают на 40 информационные входы, кроме младшего,мультиплексора 8, на младший информационный вход которого поступает значение переноса с входа 16, На управляющие входы мультиплексора 8 соглас но табл.З поступает значение номерасекции, под управлением которого навыход мультиплексора 8 будет выбранперенос в младший разряд блока 3, поступающий на его вход 52. На входы 50 переносов остальных разрядов блока 3поступят значения с выхода 29 блока 4.Далее результат арифметическойоперации поступает из блока 3 наблок 5 сдвигателей, затем он через 55. блоки 6 и 7 выводится на выход 9 секции1Использование предлагаемого изобретения в рамку АЛУ позволяет сокра 1499333тить его аппаратурные затраты и повысить быстродействие. Формула изобретения Арифметико-логическая секция, содержащая три блока мультиплексоров,арифметико-логический блок, первыйблок ускорения переносов, блок сдвигателей и блок регистра-аккумулятора, причем входы первого и второгооперандов секции соединены соответственно с первыми информационнымивходами первого и второго блоков мультиплексоров, выходы которых соединены соответственно с первым и вторым информационными входами арифметико-логического блока, информационный выход которого соединен с информаци онным входом блока сдвигателей, выход которого соединен с первым информационным входом третьего блока мультиплексоров и с информационнымвходом блока регистра-аккумулятора, выход которого соединен с вторым информационным входом третьего блока мультиплексоров и вторым информационным входом второго блока мультиплексоров, первый информационный вход которого соединен с вторым информационным входом первого блока мультиплексоров, с первого по шестой входы задания режима группы секции соединены соответственно с управляющим входом первого блока мультиплексоров, управляющим входом второго блока мультиплексоров, входом задания вида операции арифметико-логического блока, входом задания направления сдвига блока сдвигателей, входом разрешения приема блока регистра-аккумулятора и управляющим входом третьего блока мультиплексоров, выход которого является выходом ре- г 0 15 20 25 30 35 40 зультата секции, выход переноса которой соединен с выходом переносаарифметико-логического блока, выходразрядных функций возникновения ираспространения переноса которогосоединен с первым входом первого блока ускорения переносов, первый выходкоторого является выходом групповыхфункций возникновения и распространения переноса секции, двунаправленныевходы старшего и младшего разрядовкоторой соединены с соответствующимивходами блока сдвигателей, тактовыйвход секции соединен с входом синхронизации блока регистра-аккумулятора, выходы разрядов второго выхода первого блока ускорения переносов соединены соответственно с входами переносов в разряды, кроме младшего, арифметико-логического блока,о т л и ч а ю щ а я с я тем, что,с целью расширения функциональныхвозможнсстей за счет реализации ускорения .переноса; она содержит второй блок ускорения переносов и одноразрядный мультиплексор, причемвходгрупповых функций возникновенияи распространения переноса секцийсоединен с первым входом второгоблока ускорения переносов, выходыразрядов которого и вход переносасекции соединены соответственно синформационными входами одноразряд"ного мультиплексора, выход которого .соединен с вторым входом первого блока ускорения переносов и входом переноса в младший разряд арифметико-логического блока, входы переноса секции и задания номера секции соединены соответственно с вторым входомвторого блока ускорения переносов иуправляющим входом одноразрядногомультиплексора.1499333 75 йЧ 75 Составитель А., КлюевГратилло Техред Л, Кравчук Корректор Л.Пата акт аэ 4694/47 Тираж 668 НИИПИ Государственного 113035, 11 олписн НТ СС крытия д. 4/5 комитета по изобретениям и Москва, Ж, Раушск;н наб агарина, 101 роизводственно-издательский комбинат Патент , г. ужгород