Устройство для оценки точности вычислений

(19) 5 Р 4 5 06 Р 11/00 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТ 1.РЬПИПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИ д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР, В 120547, кл. 0 06 Р 11/00, 1984,Авторское свидетельство СССР Р 1083193, кл, 0 06 Р 11/28, 1983, (54) УСТРОЙСТВО ДЛЯ ОЦЕНКИ ТОЧНОСТИ ВЫЧИСЛЕНИЙ(57) Изобретение относится к вычислительной технике и может быть использовано при отладке программ, Цель изобретения - повышение точности оценки результата. Устройство содержит регистр 1 .первого операнда, регистр 2 погрешности первого операнда, сумматор 3, регистр 4 погрешности результата, схему сравнения 5,регистр 6 второго операнда, регистр 7погрешности второго операнда, блокпамяти 8, первый 9 и второй 10 промежуточные регистры, регистр 11 допустимой погрешности, первый 12 и второй 13 умножители, распределитель импульсов 14. Устройство повышает точность оценки погрешности вычисленийза счет учета влияния значений ис"ходных данных и погрешности их представления на погрешность результатаи имеет более широкие возможностиза счет автоматического определенияпогрешности результата в допустимыхпределах. 5 ил.Коммутатор (фиг.2) содержит первую 26 и вторую 27 сборки элементов И и сборку 28 элементов ИЛИ, каждая из которых содержит по И разрядов.Схема 5 сравнения (Фиг.3) содержит вычитатель 29 и элемент И ЗО,На первый вход вычитателя 29 подается вычитаемое от блока 4, на второйуменьшаемое. Схема распределителя 14 импульсов (фиг.4) содержит элементы 31-33 задержки, Формирователи 34-41 сигналов, сборку 42, управляющие выходы 43-49. Устройство работает следующим образом,Перед началом работы в регистры1, 2, 6, 7, 11 записываются значения Х, Д Х У, Д У, Г соответственно.,Значенйя Х, У подаютсяна адресные входы блока 8 памяти,Адресный вход блока 8 памяти содержит М разрядов. На первые М разрядовподается значение Х , на оставшиесяИ-м разрядов подается У;,50 зовано для оценки точности вычислений.1Цель изобретения - повышение точности оценки погрешности вычислений,На фиг.1 представлена структурная схема устройства; на Фиг. 2 - коммутатор; на фиг. 3 - схема сравнения; на фиг. 4 - распределитель импульсов; на фиг. 5 - временная диаграмма работы распределителя импульсов.Устройство содержит регистр 1 пер,вого операнда, регистр 2 погрешнос ти первого операнда, сумматор 3, регистр 4 погрешности результата, схему 5 сравнения, регистр 6 второго операнда, регистр 7 погрешности второго операнда, блок 8 постоянной па мяти, первый 9 и второй 1 О промежуточные регистры, регистр 11 допустимой погрешности результата, первый 12 и второй 13 умножители, распределитель 4 импульсов датчик 15 слу чайных чисел, первый 16 и второй 17 коммутаторы, выход 1 Я результатавычисления погрешности устройства, выход 19 допустимости погрешности устройства, вход 20 пуска устройства, 30 с первого по пятый информационные входы 21-25 устройства соответствен но. Разрядность Х;, У зависит от реализуемой Функции Р и границ изменения Х;, У . Например, для линейных Функций, таких как "+", "-", "х", и фююю У 11- и т.д. разрядность Х;, У1 выбирается одинаковой, т.е,И/2, Для других Функций, таких как "Хф", "1 оду " разрядность Х, Уз может быть различной и определяется границами изменений этих величин. Каждой паре ЭР(Х,У,)ЭХ, ЭР(Х, У )ЭУ вблоке памяти 8 соответствует своя ячейка, содержащая К разрядов, В первых 1 разрядах записано значение ЭР(Х, У)ЭХ, в следующих К-,1; дР(Х У, )/8 У, которые подаются на умножители. Сигналы с выхода блока 8 памяти снимаются в потенциальном коде.При подаче управляющего сигнала с входа 20 устройства блок 14 местного управления вырабатывает последовательность управляющих сигналов, обеспечивающих работу устройства. Алгоритм работы и временные диаграммы работы блока 14 распределителя импульсов приведены на Фиг,5.При этом элементы 31-33 задержки (фиг.4) осуществляют задержку управляющего сигнала на один такт. В каждом.такте Формирователи 34-4 сигналов Формируют управляющие сигналы,. временные диаграммы которых приве- дени на Фиг.5.Цикл работы устройства состоит из четырех тактов.Первым тактом из блока Я памяти по адресу Х;, У считываются значен а Р(Х,У,)/аХ а Р(ХУ, )(ЭЬ; и поступают на первые входы первого 12 и второго 13 умножителей. На вторые входы умножителей 1 2 и 3 подаются ЬХ ЬУ соответственно, Умно- жители 12 и 13 представляют собой комбинационные схемы, с выходов которых снимаютсяаР(х, у; ) аР(х; у,)1 д ДХ- - - ДУах, ф эу,и записываются в регистры 9 и 1 О соответственно, Запись в регистры 9 и1 О производится следующим образом,3 146 На первом такте коммутаторы 16 н 17 подключают сигналы с первого информационного входа, Такое подключение на первом такте обеспечивается подачей на первые входы коммутаторов 16 и 17 сигнала от распределителя 14 импульсов. На выходе сумматора 3 Формируется сигнал ЬР - в в вЬХ +ЗР(Х; У )1Др(Х, у. ), АХд ) ьу.ау;На втором такте в регистр 10 через коммутатор 17 записывается ДР, а в регистр 9 через коммутатор 16 значение о с датчика 15 случайных чисел. Последний имеет потенциальный информационный выход, на котором появляется очередное число, при приходе управляющего сигнала на управляющий вход датчика 15. Он подбирается таким образом, чтобы о было распределено по закону, характеризующему погрешность округления. В зависимости от Г(Х, У ) 8 может быть,распределено равномерно, по треугольному или нормальному закову по области округления результата Е. На выходе сумматора 3 Формируется сигнал, соответствующий погрешности вычисления результата ЬЕ = ЬР + о3 Р(Х, У; ), 3 РХ, У 1ах; . д , Эу +На третьем такте ЬЕ записывается в регистр 4 погрешности результата. ПроизводИтся сравнение д Е и Е Сравнение осуществляется .на схеме 5 сравнения, Если на выходе схемы 5 сравнения не появляется сигнал,то точность вычисления Р(Х,:, У ) удов;летворительная, если сигнал появляется, то точность вычисления Р(Х 1,г У ) ниже заданной и нужно применять 3специальные меры к ее улучшению.Работа схемы 5 сравнения заключается в следующем. На первый вход схемы 5 сравнения подается Д Е, являющееся вычитаемым для вычитателя 29. Е подается на второй вход и является уменьшаемым. Вычитатеяь 29 является комбинационной :схемой, в знаковом разряде которой будет "1", если число, подаваемое на второй вход, больше числа на первом входе вычитателя 29, т.е., если ДЕтЕ( К - .ДЕ(0). Элемент, И 30 является формирователем, сигнал с импульсного входа которого 23224проходит на выход элемента И 30 втом случае, когда на потенциальныйвход подана "1", К потенциальному 5входу элемента И 30 подключен выходзнакового разряда вычитателя 29 и"1 " на потенциальном входе И 30 возникает при ДЕЯ. Сигнал на импульсный вход элемента И 30 подается с распределителя 14 импульсов начетвертом такте работы устройства,как сигнал управления сравнением.После третьего такта работы устройства на выходе 1 Я устройства по является число ДЕ и хранится дотретьего такта следующего цикла работы устройства. В случае, когдапогрешность вычисления Р(Х;, У) превосходит допустимую, на четвертомакте работы устройства выдается сигнал на выходе 19. Перенастройка устройства для оценки точности вычислений с Функции У на (1 сводится кзамене информации, записанной в бло ке В памяти.формула изобретения Устройство для оценки точностивычислений, содержащее регистр пер вого операнда, регистр погрешностипервого операнда, сумматор, регистр погрешности результата и схему сравнения, о т л и ч а ю щ е е с я тем, что, с целью повышения точности оцен- ЗВ ки погрешности вычислений, оно содержит регистры второго операнда и погрешности второго операнда, блок постоянной памяти, первый и второй промежуточные регистры, регистр допусти мой погрешности результата, первый ивторой умножители распределитель импульсов, датчик случайных чисел, первый и второй коммутаторы, причем выходы регистров первого и второго 45 операндов соединены соответственносо старшими и младшими разрядами адресйого входа бЛока постоянной памяти,.старшие и младшие разряды выхода которого подключены к первым информа ционным входам соответственно первого и второго умножителей, выходы регистров погрешности первого и второго операндов соединены с вторымн информационными входами соответствен но первого и второго умножителей,выходы первого и второго умножителей соединены с первыми информационными входами соответственно первого и второго коммутаторов, выходи которых5 146 соединены с информационными входами соответственно первого и второго промежуточных регистров, выходы которых соединены соответственно с первым и вторым информационными входами сумматора, выход которого соединен с вторым информационным входом второго коммутатора и с информационным входом регистра погрешности ре: зультата, выход которого соединен . с выходом результата вычисления погрешности устройства и с первым информационным входом схемы сравнения, : второй информационный вход которой соединен с выходом регистра допустимой погрешности результата, выход схемы сравнения соединен с выходом допустимости погрешности устройства, выход датчика случайных чисел соединен с вторым информационным входом первого коммутатора, вход распределителя импульсов соединен с входом пус 2322 6ка устройства, информационные входырегистров первого операнда, погрешности первого операнда, второго опе 5ранда погрешности второго операндаФф и допустимой погрешности результатаявляются соответственно первым,вторым, третьим, четвертым и пятым информационными входами устройства,10 первый, второй, третий, четвертый,пятый, шестой и седьмой выходы распределителя импульсов соединены соответственно с входом считывания блока памяти, первыми управляющими входами первого и второго коммутаторов,входами разрешения записи первого ивторого промежуточных регистров,входом считывания датчика случайных чисел, вторыми управляющими входамипервого и второго коммутаторов, входом разрешения записи в регистр погрешности результата, управляющимвходом схемы сравнения,ОлОеБЮ Мк ЮР 8 хУЛР,Кравцо Заказ 714/48 Т Гагарина,101 роиэводственно-издательский комбинат "Патент", г, Ужгород КИПИ Государственного 113035, аж 6 б митет сква,по и -35,Подписное и открытиям при ГКНТ ССС б д. 4/5 бретени аушская