Устройство для контроля дуплексно вычислительной системы

ОПИСАН ЕТ 8 ТОРСНСМУ СВ УДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) Авторское свидетельство СССР В 1019451, кл. С 06 Р 11/00, 1983,Но 1 йеп Л.Е. Сошшоп сопгго 1 йевЦ ов 1 п 8 шагсЬей шхсгоргосеввогв Хог Яах 1 оге йегесй 1 оп - 1 пвг Аппц. РЬоепхх СопГ. Сошрп апй Сопшюп., Иау 9-12, 1982, 811 чег Ярг 1 пя, Р 323-326.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДУПЛЕКСНОЙ ВЬИИСЛИТЕЛЬНОЙ СИСТЕМЫ(57) Изобретение относится к микропроцессорным вычислительным средствам и может быть использовано в системах, к работе которых предъявляются требования повышенной достовер"ности. Цель изобретения - уменьшениеаппаратурной избыточности и облегчение расширения памяти микроЭВИ засчет обеспечения использования основного объема памяти в недублированномрежиме без существенного снижениядостоверности и оперативности контроля мпкроЭВИ. Устройство для контро"143 ля дуплексной вычислительной системь 1 совместно с контролируемой системой содержит два микропроцессора 1 и 4, каждый из которых имеет магистраль Обмена данными и блок памяти соответственно 2,3 для микропроцессора 1 и ,б для микропроцессора 4. Результаы работы микропроцессоров которые аботают синхронно, тактируемые одим и тем же генератором 7, и по оди-: Иаковым программам, сравниваются с Помощью блока 9 синхронизации на схеме 8 сравнения. С помощью магистральЙых приемопередатчиков 12 и 13 две магистрали 2 и 5 сводятся ь одну сис" темную магистраль 14 обмена данными правильность пересылок данных по которои контролируется с помощью схем 11, 15 сравнения и блока 17 деления на полином. К магистрали 14 подключентакже блок 18 основной памяти, правильность работы которого контролируется с помощью блока 17 деления на полипом, блока 16 синхронизации и схемы 15 сравнения путем деления на полином последовательности пересылаемых по магистрали 14 слов и сравнений на схеме сравнения 15 полученного остатка с заранее посчитанным эталонным значением. 3 ил.Изобретение относится к области ,микропроцессорных вычислительных средств и может быть использовано в системах, к работе которых предьявляются требования повышенной досто верности.Целью изобретения является сокращение аппаратурной избыточности.На Фиг, 1 представлена структурная схема устройства," на Фиг, 2 и 3 - схе мы вариантов реализации первого и ,второго блоков синхронизациисоответственно.Устройство (Фиг, 1) включает пер" вый микропроцессор 1 1 МП 1), первую магистраль 2 обмена данными, первый блок 3 памяти, второй микропроцессор (МП 4) 4, вторую магистраль 5 обмена данными, второй блок б памяти, генератор 7, первую схему 8 сравнения, первый блок 9 синхронизации, элемент ИЛИ 10, вторую схему 11 сравнения, первый магистральный приемопередатчик 12, второй магистральный приемопередатчик 13, системную магистраль25 14 обмена данными, третью схему 15 сравнения, второй блок 16 синхронизации, блок 17 д лений на полнном, блок 18 основной памяти Первы блокД синхронизации (Фиг,2) содержит элементы И-НЕ 19-21, элемент И 22, зле " менты ИЛИ 23 и 24. Второй блок синхронизации (Фиг. 3) содержит элемен" ты НЕ 25-38, элементы И 39 и 40.Устройство работает следующим об разом. Оба микропроцессора тактируются от одного генератора 7 и работают синхронно. Микропроцессоры полностью идентичны. Идентичны также первый 3 и второй 6 блоки памяти, первая 2 и вторая 5 магистрали обмена данными, первый 12 и второй 13 приемопередатчики. При правильной работе вычислительной системы значения сигналов на первой и второй магистралях обмена данными в каждом цикле обмена между микропроцессорами и блоками памяти должны быть одинаковыми. Зто проверяется с помощью первой схемы,8, -а входы которой подаются все сигналы магистралей 2 и 5, идентичность которых необходимо контролировать. Первый блок 9 синхронизации вырабатывает сигнал, разрешающий схеме 8 выполнять сравнение и учитывающий возможный временной разброс установления сигналов на магистралях 2 и 5. При несравнении схема 8 Формирует выходной сигнал, .поступающий через элемент ИЛИ 10 на входы прерывания микропро" цессоров и оповещающий их о неисправ" ности или сбое в системе, Приемочередатчики 12 и 13 служат для сведсния магистралей 2 и 5 в одну системно ,магистраль 14. Б зависимости от выполнения цикла записи данных или цикла чтения блок 9 синхронизации вы, рабатывает сигнал, определяющий направление передачи данных через при емопередатчики измагистралей 2 и 5 в магистраль 14 нли наоборот, Вторая3 14395 схема 11 проверяет идентичность сигналов на магистралях 2 и 14. Поскольку одновременно схема 8 проверяет идентичность сигналов на магистралях 2 и 5, то проверяется идентичность сигналов на всех трех магистралях обмена данными системы. Сравнение схеме 11 разрешает выходной сигнал блока 9 синхронизации, учитывающий временные задержки сигналов магистралей при трансляции их приемопередатчиками 12 и 13. Выходной сигнал схемы 11 через элемент ИЛИ 10 подается на входы прерывания микропроцессоров. Сигнал прерывания от схемы 11 формируется аналогично такому же сигналу от схемы 8. Для рассмотрения работы блоков устройства, подключенных к системной магистрали 14, предположим вначале, что блок 18 основной памяти является памятью программ. Одновременно с пересылкой каждого слова, выбранного из блока основной памяти по магистрали 14, второи блок 16 синхро ниэации формирует сигнал тактирования блока 17 деления на полином. Последний выполняет деление пересылаемого по магистрали 14 слова на опре-. деленный полином с учетом остатка от деления на тот же полином слова, пересылавшегося по магистрали 14 в пре- дыдущем цикле чтения. В определенные места программы вставляются команды выдачи по адресу третьей схемы 15 заранее определенных эталонных зна 35 чений остатка, соответствующих правильной последовательности кодов командных слов, прошедших по магистрали 14. На схему 15 также подается те кущий остаток с блока 17 деления на полином. Блок 16 синхронизации разрешает сравнение схеме 15 на время выдачи по его адресу значения эталонного остатка. Если в последовательности кодов командных слов, прошедших по магистрали 14, были ошибки, схема 15 зафиксирует неравенство эталонного остатка текущему и с выхода схемы 15 через элемент ИЛИ 10 на соответствующие входы микропроцессоров поступит50 сигнал прерывания. Если блок 18 основной памяти является оперативной памятью данных, то информацию в нее записывают блоками, формируя и запоминая остаток, соответствующий каждому блоку. При чтении блоки считываются в дублированное ОЗУ, являющееся частью блоков 3 и 6 памяти. Во время 984считывания каждого блока из блока 18 основной памяти формируется остаток для данного блока, который затем сравнивается с остатком, полученным при ваписи данного блока в блок 18 основной памяти. формирование остатков и сравнение выполняются аналогично рассмотренному случаю, когда блок 18 является памятью программ.Блок 9 синхронизации (фиг. 2) представляет собой комбинационную схему, формирующую три выходных сигнала: два сигнала разрешения сравнения схемам 8 и 11, разрешающие этим схемам выполнять сравнение во время циклов обмена данными между микропроцессорами 1 и 4 и другими блоками системы, и сигнал, определяющий направление передачи данных приемопередатчиками 12 и 13 в зависимости от выполнения микропроцессорами 1 и 4 цикла записи данных или цикла, чтения, В соответствии с выполняемыми функциями приводится следующий пример конкретной реализации блока 9 синхронизации. Введем обозначения: а - сигнал, вырабатываемый ИП 1, подтверждающий выполнение МП 1 цикла "Ввод". Активный уровень - низкий;а - сигнал, аналогичный сигналу а , но вырабатываемый МП 4;Ь, - сигнал, вырабатываемый ИП 1, подтверждающий выполнение МП 1 цикла "Вывод". Активный уровень низкий;Ь- сигнал, аналогичный сигналу Ь но вырабатываемый ИП 4;с - сигнал, выраоатываемый внешниии по отношению к ИП устройствами, подтверждающийчто информация, затребованная МП в цикле "Ввод", выставлена на магистрали 2. Активный уровень - низкий;с- сигнал, аналогичный сигналу с, подтверждающий, что информация выставлена на магистрали 5;Й - сигнал разрешения сравнения схеме 8. Активный уровень - высокий;е - сигнал разрешения сравнения схеме 11. Активный уровень - высокий;Е - сигнал, определяющий направление передачи данных приемопередатчиками 12 и 13. 11 ри Г=1 данные передаются из магистрали 14 в магистрали 2,5, а при Г=О - из магистралей 2 и 5 в магистраль 14;й,е,Г - выходные сигналы блока 9 синхронизации.1439598 ь Формула изобретения Уравнения алгебры логики, описывающие работу комбинационной схемы,которая реализует функции блока 16синхронизации, следующие:д=сЛД 15 ЛД 14 АД 13 АД 12;55е Ь ЛД 15 ЛД 14 ЛД 13 ЛД 12 ЛД 11 ЛЦ 10 Уравнения алгебры логики, описывающие работу комбинационной схемы, которая в общем случае реализует Функции блока синхронизации 9, следующие:5а 1+а 1 с 1=а,+а )(с,+с )+Ь,+Ь. Блок 16 синхронизации (Фиг.З) пред" ставляет собой комбинационную схему, формирующую два выходных сигнала: сигнал тактирования блока 17 деления на полином, который формируется одновременно с пересылкой по магистрали 14 каждого слова, выбранного иэ блока 18 основной памяти, и сигнал разрешения Юравнения схеме 15, который выставляется на схему 15 на время вьщачи по его адресу значения эталонного Остатка. Подобные комбинационныесхемы широко используются в микроЭВМ 20 и известны как схемы адресного таксирования или адресной синхронизации.В соответствии с выполняемымиункциями приводится следующий пример конкретной реализации блока 16 25 синхронизации. Предположим, что блок 18 занимает область адресов 0-7777, и схема 15 имеет адрес 177002 Введем обозначения:Ь - сигнал, выдаваемый МП, под 1 верждающий выполнение цикла "Вывод". активный уровень - низкий;с - сигнал, вырабатываемый внешнп" ми по отношению к МП устройствами, одтверждающий, что информация, заребованная МП в цикле "Ввод", вытавлена на магистрали 14. Активный уровень - низкий;Й - сигнал тактировация блока 17 Деления на полином. Выходной сигнал 40 блока 16 синхронизации, Активный уроВень - высокийе - сигнал разрешения сравнения схеме 15. Выходной сигнал блоха 16 синхронизации. Активный уровень - высокий;ЛДОАД 15 - адресные разрядымикроЭВМ,ЛД 9.ЛДО, ЛД 7 АД 6 АД 5 АД 4 ЛДЗ ЛД 2 АД 1АМАДО. ФУстройство для контроля дуплексной вычислительной системы, содержащее первую схему сравнения, первый блок синхронизации и первый и второй магистральные приемопередатчики, при" чем первая и вторая группы информационных входов первой схемы сравнения подключены соответственно к первой группе информационных входов устройства для подключения к первой магистрали обмена данными контролируемой системы и к второй группе информационных входов устройства дляподключения к второй магистрали обмена данными контролируемой системы, вход разрешения сравнения первой схемы сравнения соединен с первым выходом первого блока синхронизации, первая и вторая группы входов разрешени:. которого подключены соответственно к первой группе входов управления вводом-выводом устройства для подключения к первой магистрали обмена данными контролируемой системы и к второй группе входов управления вводом-выводом устройства для подключения к второй магистрали обмена данными контролируемой системы, о т л и ч а ю щ,е е с я тем, что, с целью сокращения аппаратурной избыточности, устройство содержит элемент ИЛИ, вторую и третью схемы сравнения, второй блок синхронизации и блок деления на полином, причем выходы несравнения первой, второй и третьей схем сравнения соединены соответственно с первым, вторым и третьим входами элемента ИЛИ, выход которого является выходом устройства для подключения к входу прерывания контролируемой системы, вход разрешения сравнения второй схемы срав-нения соединен с вторым выходом первого блока синхронизации, третий выход которого соединен с входами направления передачи первого и второго магистральных приемопередатчиков, первые группы информационных входов-выходов первого и второго магистральных приемопередатчиков подключены соответственно к первой группе входов-выходов устройства для подключения к первой магистрали обмена данными контролируемой системы.и к второй группе ВхОдОВ-ВыхОдОВ устройства для подклю чения к второй магистрали обмена даннь пд,контролируемой системы, вторые14395 группы информационных входов-выходов первого и второго магистральных приемопередатчиков и группа входов-выходов блока деления на полином подключены к третьей группе входов-выходов5 устройства для подключения к системной магистрали обмена данными контролируемой системы, первая группа информационных входов второй схемы сравнения подключена к первой группе информационных входов устройства для подключения к первой магистрали обмена данными контролируемой системы, вторая группа информационных входов второй схемы сравнения и первый информационный вход третьей схемы сравнения подключены к третьей группе 98 8информационных входов устройства дляподключения к системной магистралиобмена данными контролируемой систе"мы, группа входов разрешения второгоблока синхронизациии подключена ктретьей группе входов управления вводом-выводом устройства для подключения к системной магистрали обменаданными контролируемой системы, входразрешения сравнения третьей схемысравнения соединен с первым выходомвторого блока синхронизации, второйвыход которого соединен с разрешающим входом блока деления на полином,выход остатка которого соединен свторым информационным входом третьейсхемы сравнения.;439598 Составитель К.ПоденковРедактор А,Ворович Техред Л,Сердюкова Корректор С кмарД" Е Заказ 6079/49 Производствен тная полиграфнч-;ское предприятие, г, Ужгород, ул,Тираж 704ПИ Государственного ком о делам изобретений и о Москва, Ж, Раушская Подписное тета СССРкрытийцаб., д. 4/