Система для асинхронного сопряжения импульсных потоков

ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 21) 4058689/24-09 22) 23.04.86 46) 3008.88. Бюл 72) А.Н.Журавлев,А.Л.Жеребцов и В.М 53) 621. 376.56 ( 56),Левин Л.С. итемы передачи инфо 982, с.56-57 рис. У 32В.С.Ефремов,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(54) СИСТЕМА ДЛЯ АСИНХРОННОГО СОПРЯЖЕНИЯ ИМПУЛЬСНЫХ ПОТОКОВ(57) Изобретение относится к электросвязи. Цель изобретения - улучшение использования пропускной способности канала связи. Система содержитна передающей стороне выделитель 1тактовой частоты, временной детектор2, блок динамической памяти (БДП) 3,г"р 4 тактовых импульсов, логическийблок 5, селектор 10 синхросигнала,блок управления (БУ) 11 и делитель 12частоты, а на приемной стороне приемник 6 синхросигнала, логический блок7, блок фазовой автоподстройки 8 частоты, БДП 9, БУ 13 и делители 14 и15 частоты, Входной цифровой поток,содержащий ш бит, используемых дляпередачи циклового синхронизирующего сигнала, и и бит информационных, пос-.тупает на выделитель 1, который выделяет тактовую частоту, и на селектор10, который входной цифровой потокзадерживает на длительность синхронизирующей комбинации и передает его вБДП 3. Запись информации в БДП 3 осу"ществляется тактовой частотой выделителя 1, а считывание информации изБДП 3-станционной импульсной последовательностью г-ра 4. При этом напередающей стороне осуществляетсявведение дублирующей посылки в пере":даваемый сигнал, формируемый в БДП 3,Т.обр, на приемную сторону поступаютсигнал с введенными в него дублирую,щими посылками и сопровождающая еготактовая последовательность. Последешифрации квазипериодического синхросигнала и его задержки а приемнике бон поступает в БДП 9. При обнаружениициклов, в которые введены дублирующие 3посылки, эти посылки не записываютсяв БДП 9. Считывание записанной информации осуществляется восстановленнойтактовой частотой. Цель достигаеасявведением селектора 10, БУ 11 и 13 иделителей 12, 14 и 15. Даны ил выполнения БДП 3 и БУ 11 и 13. 4 ил.Изобретение относится к электросвязи и может применяться на линияхсвязи и сетях, использующих цифровыесистемы передачи.Цель изобретения - улучшение использования пропускной способности канала связи.На фиг. 1 изображена структурнаяэлектрическая схема системы для асинхронного сопряжения импульсных потоков; на фиг.2. 4 - примеры выполнения,соответственно, блока динамическойпамяти передающей стороны и блоковуправления передающей и приемной сторон.Система для асинхронного сопряжения импульсных потоков содержит напередающей стороне выделитель 1 тактовой частоты, временной детектор 2,блок 3 динамической памяти, генератор 4 тактовых импульсов и логическийблок 5, а на приемной стороне - приемник 6 синхросигнала, логическийблок 7, блок 8 фазовой автоподстройки 25частоты и блок 9 динамической памяти,а также содержит на передающей сторонеселектор 10 синхросигнала, блок 11 .управления и делитель 12 частоты, а наприемной стороне - блок 13 управле"ния, первый и второй делители 14 и 15частоты.Блок 3 динамической памяти передающей стороны, изображенный на фиг.2,содержит первый элемент 16 И, первыйрегистр 17 сдвига, второй регистр 18сдвига, второй элемент 19 И, .третийрегистр 20 сдвига, первый и второйэлементы 21 и 22 ИЛИ и первые и вторые ячейки 23 и 24 памяти, каждая иэкоторых состоит из .элемента 25 памяти40и элемента 26 И.Блок 11 управления передающей стороны, изображенный на фиг.З, содержитпервый и второй элементы 27 и 28 И,первый и второй регистры 29 и 30сдвига и триггер 31.Блок 13 управления приемной стороны,изображенный на фиг,4, содержит первый, второй и третий элементы 32, 33и 34 И накопитель 35 по входу в синхронизм, регистр 36 сдвига, коммутатор37,триггер 38, первый и второй форми"рователи 39 и 40 сигнала и,элемент 41запрета,55 Система для асинхронного сопряженияимпульсных потоков работает следующимобразом. Выделитель 1 тактовой частоты на передающей стороне из входного цифрового потока, содержащего в -бит, используемых для передачи циклового синхро,низирующего сигнала, н и информационных бит (составляющих в сумме один цикл), выделяет тактовую частоту, которая поступает на тактовые входы ряда блоков передающей стороны. Генератор 4 тактовых импульсов вырабатывает станционную импульсную последователь-. ность, частота которой незначительно превьппает ( с учетом возможных нестабнльностей обоих частот) частоту, полученную из входного цифрового пото"ка. На первом выходе селектора 10 синхросигнала всякий раз появляются отклики, когда во входном цифровом потоке появляется кодовая комбинация типа циклового синхронизирующего сигнала. Делитель 12 частоты, имеющий коэффициент деления в + и, вырабатывает на своем выходе последовательность импульсов с частотой циклов входного сигнала. Блок 11 управления осуществляет фазировку делителя 12 частоты узкими управляющими импульсами, поступающими на его сигнальный вход, На третий сигнальный вход блока 3 динамической памяти с селектора 10 синхросигнала поступает задержанный на длительность синхронизирующей ком" бинации входной цифровой поток. Запись информации в ячейки блока 3 дина-,. мической памяти осуществляется тактовой .частотой с выхода выделителя 1 тактовой частоты, Считывание информации из блока 3 динамическЬй памятиосуществляется станционной импульснойпоследовательностьювырабатываемойгенератором 4 тактовых импульсов,Временной детектор 2, подключенный ковторым выходам блока 3 динамическойпамяти, определяет сдвиг.фаз, действующий между соответствующими импульсами записи и считывания информации.При достижении сдвига фаз, равного тактовому интервалу станционной частоты, на третьем входе логического блока 5 появляется сигнал лог. "1" и схема переходит в режим ожидания сигнала согласования скоростей, вырабатываемого блоком 11 управления на определенной временной позиции, например, на границе цикла принимаемогосигнала. По этому сигналу логический. блок 5 исключает один тактовый импульс из стационной последовательно 1420 б 70сти, поступающей на первый сигнальный вход блока 3 динамической памяти,Благодаря этому осуществляется введение "дублирующей" посылки в передава 5емый сигнал, формируемый в блок 3динамической памяти,На входах приемной стороны дей-.ствует сигнал с введенными в него. дающая его тактовая последовательность, формируемые обычным регенератором (не показан)Приемник 6 синхросигнала осуществляет дешифрацию квазипериодического 15синхросигнала и соответствующую задержку принимаемого сигнала, подаваемого на третий вход блока 9 динамической памяти. Первый и второй дели"тели 14 и 15 частоты имеют коэффи"циент деления, равный ю +и, и выраба-тывают импульсы с частотой цикловимпульсного потока, подаваемые, соответственно, на второй и третий сигнальные входы блока 13 управления. 25Блок 13 управления формирует импульсы установки делителей 14 и 15 частоты и обнаруживает циклы, в которыевведены "дублирующие" вставки, вырабатывая при этом на своем втором выходе сигнал исключения одного тактового импульса из тактовой последова"тельности. Исключение одного импульса осуществляется в логическом блоке7 в момент поступления на третий вход Зблока 9 динамической памяти "дублирующей посылки т.е. эта посылка незаписывается в блок динамической па"мяти. Считывание записанной информации осуществляется тактовой частотой 4 Опереданного сигнала, восстановленнойблоком 8 фазовой автоподстройки частоты. На фиг.2 приведен пример выполнения блока 3 динамической памятипередающей стороны. Распределитель 45записи, состоящий из первого регистра17 сдвига и первого элемента 16 И изтактовой частоты подлежащего передачесигнала формирует ряд сдвинутых вовремени импульсных последовательностей, управляющих, записью информации,в элементы 25 памяти первых ячеек 23 памяти, Частота каждой из сдвинутых по-.следовательностей меньше тактовойчастоты в число раз, равное числупервых или вторых ячеек памяти Я).Информация, подлежащая записи, поступаетчерез третий сигнальный входот селектора 10 синхросигнала,Тактовая последовательность считывания от логического блока 5 поступает на первый сигнальный вход. Второй регистр 18 сдвига и второй элемент 19 И образуют распределитель считывания, создающий импульсные последавательности, аналогичные импульсным последовательностям распределителя записи, Считывание информации иэ элементов 25 памяти осуществляется через элементы 2 б И, В первом элементе 21 ИЛИ. осуществляется сборка полного сигна. в . ла, включающего "дублирующие" посылки, Сигналы с одноименных ячеек первого и второго регистрав 17 и 18 сдвига через вторые выходы поступают на соответствующие входы временного детектора 2. Сигнал разрешения согла сования скоростей, формируемый блоком 11 управления, через 4 сигнальный вход записывается во вторые ячейки 24 памяти и считывается импульсами, вырабатываемыми третьим регистром сдви. га, на тактовый вход которого через второй сигнальный вход поступает тактовая последовательность непосредственно от генератора 4 тактовых импульсов. На выходе второго элемента 22 ИЛИ формируется сигнал управления работой логического блока 5.1На фиг,3 представлен пример выполнения блока 11 управления передающей стороны. В режиме установления синхронизма отклики селектора 10 синхросигнала и импульсы с делителя 12 частоты, поступающие соответственно че-. рез первый и второй сигнальные входы, не совпадают во времени, Текущий импульс с делителя 12 частоты устанавливает триггер 31 в состояние "1", при котором первый, элемент 27 И открыт для прохождения отклика (от истинного синхросигнала или ложного). Этот отклик, проходя через первыйрегистр 29 сдвига, вызывает сброс триггера 31 в состояние "0" и установку в начальное состояние делителя 12 частоты.В случае отклика,вызванноголожным синхросигналом, второй элемент 28 И не срабатывает, и импульс разрешения согласования скоростей не появится на первом выходе. Однако новая,фазировка делителя 12 частоты приводит к смещению импульса на втором сигнальном входе ближе к временному положению истинногосинхросигнала. В процессе такого смещения наступает момент ; синхрониэм, когда импульсы на обоих5 14206 входах второго элемента 28 И совпадут во времени, и на первом выходе блока управления начнет регулярно появлять ся сигнал разрешения согласования скоростей.Блок 13 управления приемной стороны, изображенный на фиг.4, служит для формирования импульсов согласования скоростей (исключение дублирующих 1 10 пдсылок) на приеме. В режиме установления синхронизма на выходе накопителя 35 по входу в синхронизм - состояние лог. "О", При этом импульсы с выхода второго делителя 15 частоты, по ступающие на третий сигнальный вход, проходят регистр 36 сдвига и комму-татор 37 и через четвертый выход по". ступают на сигнальный вход второго .- делителя 15 частоты, который работает 20 . при этом в автономном режимеИмпульсы, поступающие от первого делителя 14 частоты через второй сигнальный, вход (не сфазированные с синхронизирующим сигналом) устанавливают в состояние 25 лог. "1" триггер 38, при котором на первый сигнальный вход разрешается поступление всех откликов от приемни" ка 6 синхросигнала ( как от истинных синхросигналов, так и ложных) . При поступлении отклика от ложного. синхросигнала импульс со второго формирователя 40 импульсов вызывает.переброс триггера 38 в состояние лог."О", При этом совпадение во времени, импульсов на входах третьего элемента 34 И не происходит и на втором выходе блока 13 управления импульса согласо" вания скоростей не появляется. Первый 4 О делитель 14 частоты фазируется в этом цикле ложным импульсом, вследствии чего на выходе элемента 41 запрета появляется управляющий импульс, вызывающий сброс в нулевое состояние на копителя 35 по входу в синхронизм.,От цикла к циклу происходит смещение фазирующего импульса к положению син" .хронизирующего сигнала до их совпадения, В последующих циклах элемент бО 41 .запрета срабатывать не будет, а будет появляться импульс на выходе первого элемента 32 И, вызывающий заполнение накопителя 35 по входу в синхронизм. Процесс оканчивается изменением сигнала на выходе накопителя31 3 5 по входу в синхр онизм на лог , 1 при котором коммутатор 3 7 пропускает на свой выход импульсы с о второго 70 6элемента 33 И, вызывающие перефазировку второго делителя 15 частоты изатем появление импульсов разрешениясогласования скоростей на выходетретьего элемента 34 И,Одновременно с этим, через первыевыходы блока 13 осуществляется подача управляющих сигналов на третьивходы приемника 6 синхросигнала, покоторым разрешается формирование приналичии одиночных ошибок в истинномсинхросигнале.Импульсы на выходах первогои второго формирователей 39 и 40 имеют длительность в два тактовых интервала с тем,чтобы не нарушалось совпадение импульсов при наличии "дублирующей" посылки,При срыве синхронизма на выходеэлемента 41 запрета-появляется импульс, устанавливающий накопитель 35по входу в синхронизм в нулевое состояние, после чего повторяется процесс установления синхронизма, описанный вьппе.Использование данного изобретения,по сравнению с прототипом, позволяетснизить требуемую пропускную способ-:ность канала связи за счет отсутствия дополнительного канала связи, вкотором необходимо передавать помехозащищенные команды согласования скоростей и дополнительный синхронизирующий сигнал. Кроме этого, достигается-также некоторое упрощение устройства и связанное с ним повьппениенадежности.Формула и 3 о б р е т е н и яСистема для асинхронного сопряже ния импульсных потоков, содержащая на передающей стороне вьщелитель так товой частоты, выход которого соединен с тактовыми входами временного детектора и блока динамической памяти,генератор тактовыхимпульсов илогический блок, выход которого и выход генератора тактовыхимпульсов соединены соответственно с первым и вторым сигнальными входами блока динамической памяти, первый выход которого является выходом передающей стороны, информационным входом которой является вход вьщелителя тактовой частоты, а на приемной стороне приемник синхросигнала, логический блок и блок фазовой автоподстройки частоты, выход которого соединен с первым входом,д-йГигУс ци ЫЯ 7 14206 блока динамической памяти, второй и первый выход которого подключены соответственно к выходу логического блбка и первому входу блока фазовой автоподстройки частоты, причем инфор. мационным выходом системы, сигнальным и тактовым входами приемной стороны являются соответственно второй выход блока динамической памяти и первый и 10 второй входы приемника синхросигнала, о т л и,ч а ю щ а я с я тем, что с целью улучшения использования пропус" кной способности канала связи, введены на передающей стороне селектор 15 синхросигнала, блок управления и делитель частоты, тактовый вход которого объединен с выходом выделителя тактовой частоты и тактовыми входами блока управления и селектора синхро сигнала, сигнальный вход, первый и второй выходы которого подключены соответственно к входу вьделителя тактовой частоты, перому сигнальному ,входу блока управления и третьему 25 сигнальному входу блока динамической памяти, четвертый сигнальный вход, вторыеи третьи выходы которого соединены соответственно с первым выходом блока управления, первыми сигналь- З 0 ,ными входами временного детектора и д 7 О 8первым входом логического блока, второй и третий входы которого подключе ны соответственно к выходу генератора тактовых импульсов и выходу временного детектора, причем вторрй выход и второй сигнальный входблоКа управ ления соединены соответственно с сиг 1нальньм входом и выходом делителя чаф стоты, а второй сигнальный входвре-: менного детектора подключен к третьему выходу блока динамической памяти, а на приемной стороне введены блок; управления, первый и второй делители частоты, тактовые входы которых и тактовый вход логического блока объединены с тактовым входом приемника синхросигнала, первый и второй, выходы и третьи входы которого соединены соответственно с третьим входом блока динамической памяти, первым сигнальным входом и первыми выходами блока управления, второй и третий сигнальные вхо" ды и второй, третий и четвертый выходы которого подключены соответственно к выходу первого делителя частоты, выходу второго делителя частоты, сигнальному входу логического блока и сигнальным входам первого и второго делителей частоты.1420610 Риаз Фх авитель В.Зенкинед М. Ходанич Кор М.Пожоказ 4334/5Подписно митета ССС открытий я наб., д. ВЕ 1 ИИП ог н 11303 а оизводстве олиграфическое предприятие Редактор А.Долинич Тираж 660 Государственделам изобрет осква, Ж,город, Ул. Проектная,