Устройство для вычисления функций

(56) Авторс11 й 860079, клКаляевАтемы с прогИ.; Радио и СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ АВТОРСКОМУ СВИ ое свидетельство СССРС 06 Р 15/31, 1979.В, Многопроцессорные сисаммируемой архитектурой. - связь, 1984, с. 127,РОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУН 57) Изобретение относится к вычисли ельной технике и может быть испопьовано при вычислении широкого класса функций одного аргумента. Целью изобретения является расширение области применения, Устройство содержит первый блок преобразования кода, состоящий из регистра аргумента, регист. ра полимера функции, шифратора адреса, двух элементов И и двух элементов ИЛИ, блок управления памятью, состоящий из регистра адреса и К+1-го счетчика, блок запоминания коэффициентов, состоящий из Я+1"го блока па- мяти, распредилитель:импульсов, арифметический блок и второй блок преобразования кода, содержащий ,два сдвиговых регистра, вычитатель и регистр результата, Поставлен- йФ ная цепь достигается за счет введенияновых элементов и связей. й з.и.ф-лы, (О 2 илИзобретение относится к вычислительной технике и может быть исполь, зовано при вычислении широкого класса функций одного аргумента в высоко 5скоростйых вычислительных системах,,обрабатывающих большие массивы данных,Цель изобретения - расширение области применения за счет вычисления Оширокого класса функций и возможности использовать операнды, представленные в дополнительном коде.В устройстве реализуется наборсплайнов И-го порядка, обеспечивающих высокую точность вычисления функции Е(Х)= 6 (х - х. )-6(х-Х;) " 31 х,.ф ацх, 20 1,если Х ), х 1)(г) 25 О,если Хх 1где 6 (х-х ) На фиг, 1 приведена схема устройства, реализующего кубический 1=3) сплайн по выражению (3); на фиг. 2 временные диаграммы работы распределителя импульсов.Устройство содержит распределитель 1 импульсов, первый блок 2 преобразования кода, блок 3 управения памятью, блок 4 запоминания коэффициентов, арифметический блок 5 и второй блок 6 преобразования кода.Первый блок 2 преобразования кода содержит сдвиговый регистр 2,1 аргус = 1,2 К - номер интерполируемой функции,К - число интерпо- ЗОлируемых функций,М . - число интерваловинтерполяции -й функции.Для сведения к минимуму аппаратур , ных затрат и упрощения структурной , ,схемы арифметического блока выраже-ние (1) преобразуется с использова, нием скобок Горнера:Мк 40 Р(х) =; 6(х-Х )- 6(х-х; , )1 х 1а+Х(а+Х(а . ++Ха ЬкХ ах;).,е). (3) 45 мента, регистр 2.2 номера Функции,шифратор .3 адреса, два элементаИ 2.4 и 2.5, два элемента ИЛИ 2,6 н2.7,Блок 3 управления памятью содержитрегистр 3.1 адреса и Н+ счетчик 3,2. Блок 4 запоминания коэффициентовсодержит )1+1 блок 4 .1 памяти,Арифметический блок 5 содержит )умножителей 5,1, И сумматоров 5,2 иИэлемент 5.3 задержки.Второй блок 6 преобразования кодасодержит два сдвиговых регистра 6.1и 6,2, вычитатель 6,3 и регистр 6,4результата.Устройство работает следующим образом.Цикл работы устройства начинаетсяс приходом импульса Я на вход запуска распределителя 1 после занесениякода аргумента и номера функции свходов данных и команд первого блока2 преобразования кода соответственнов гдвиговый регистр 2.1 и регистр 2.2,Тот же импульс Б, пройдя черезпервый управляющий вход первого блока 2 преобразования кода на входы элементов ИЛИ 2.6 и 2,7, устанавливаетсигнал на их выходах в состояние логической единицы, то есть в состояниеш"маркера", по которому фиксируетсяначало очередного цикла работы в арифметическом блоке 5.По фронту сигнала С с первого выхода распределителя 1, на тактовыйвход которого непрерывно поступаютсинхроимпульсы С со входа синхронизации устройства, в регистр 3,1 адресазаносится базовый адрес набора коэффициентов, сформированный в шифраторе2.3 адреса по значениям аргумента иномера функции, присутствующих напервом и втором его входах, связанныхсоответственно с выходами сдвиговогорегистра 2,1 и регистра 2,2,Тем же сигналом С, открываетсядля чтения первый блок 4,1 памяти иразрешается счетный режим первогосчетчика 3 2По адресу, определяемому состоянием выходов регистра 3.1 адреса и первого счетчика 3,2 разрядов, разрядыкоэффициента а . с выхода первогоК 1блока 4,1 памяти поступают на второйвход первого умножителя 5.1, на первый вход которого приходят одноименные разряды аргумента с информацион 1411775ного выхода первого блока 2 преобразования кода, в котором знаковый разряд дополнительного кода аргумента по сигналу С, с (И+3)-го выхода рас пределителя 1 импульсов подается через элемент И 2,5 и элемент ИЛИ 2.7 на шину отрицательных цифр аргумента, а остальные разряды через элемент И 2,4 и элемент ИЛИ 2.6 подаются на шиО ну положительных цифр аргумента. При этом разряды аргумента последовательно считываются с выхода старшего разряда сдвигового регистра 2,1, сдвиг информации в котором производится 15 под действием импульсов Ся , поступающих на его тактовый вход с (И+2)- го выхода распределителя 1 импульсов.Через К, тактов работы устройст О ва на втором выходе распределителя 1 импульсов появляется сигнал С, по которому разрешается счетный режим второго счетчика 3.2 и открывается второй блок 4.1 памяти, откуда начи нается считывание разрядов коэффициента а ,1,; на второй вход первого сумматора 5,2, на первый вход которого поступают одноименные разряды произведения а, Х, задержанные на К, 30"1тактов в первом умножителе 5.1.Еще через К тактов разряды результата сложения а ,. + ая. Х прихо,ю.л); сдят на первый вход второго умножителя 5,1, на второй вход которого поступа- З 5 ют соответствующие разряды аргумента, задержанные первым элементом 5,3 задержки. Следующие каскады арифметического блока 5, блока 4 и блока 3 управления памятью работают аналогично.Результаты вычислений поступают на вход второго блока 6 преобразования кода, причем положительные и отрицательные разряды результата заносятся в сдвиговые регистры 6.1 и 6.2 соответственно.Разность положительной и отрицательной 1-разрядных частей результа 50 та, сформированная в вычитателе 6,3 в дополнительном двоичном коде, заносится по стробу С, с (И+4)-го выхода распределителя 1 импульсов в регистр 6,4 результата и может быть считана с его выхода в течение сле 55. дующих 1 тактов работы устройства в параллельном либо последовательном коде. Периодичность вычисления значений функции в режиме конвейерной обработ - ки данных определяется временем считывания тп-разрядного аргумента иэ сдвигового регистра данных первого блока 2 преобразования кода, которое составляет Т = Т,тп, где Тс - период следования синхроимпульсов С.Формула изобретения1, Устройство для вычисления функций, содержащее блок запоминания коэффициентов, блок управления памятью и арифметический блок, состоящий иэ И умножителей и М сумматоров, причем первый вход первого умножителя является входом аргумента арифметического блока, вход первого коэффициента арифметического блока подключен к первому выходу блока запоминания коэффициентов и является вторым входом первого умножителя, первый вход (К+1)-го умножителя (К = 1. И) подключен к выходу К-го сумматора, выхода а-го умножителя подключен к первому входу а-го сумматора (а = 1, ,И), второй вход которого подключен к входу (а+1)- го коэффициента арифметического блока и к (а+1)-му выходу блока запоминания коэффициентов, а выход И-го сумматора является выходом арифметического блока, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет вычисления широкого класса функций и возможности использования операндов, представленных в дополнительном коде, в него введены распределитель импульсов, первый и второй блоки преобразования кода, причем входы кода аргумента и кода номера функции устройства подключены к соответствующим входам первого блока преобразования кода, выходы адреса набора коэффициентов и кода аргу-, мента которого подключены соответственно к адресному входу блока управления памятью и к входу аргумента арифметического блока, выход которого подключен к информационному входу второго блока преобразования ко - да, выход которого является выходом устройства, вход запуска которого подключен к первому управляющему входу первого блока преобразования кода и к входу запуска распределителя импульсов, выходы с первого по (И+1) - й которого подключены к соответствующим5 4117 управляющим входам блока управления памятью и блока запоминания коэффициентов, 3+2 адресных входа которого подключены к соответствующим выходам5 блока управления памятью, тактовый вход которого является входом синхронизации устройства и подключен к входам синхронизации второго блока преобразования кода и распределителя импульсов, (И+2)-й и (И+3)-й выходы которого подключены соответственно к второму и третьему управляющим входам первого блока преобразования кода, а (И+4)-й выход распределителя импульсов подключен к управляющему входу второго блока преобразования кода, арифметический блок дополнительно содержит Мэлемент задержки, причем вход первого элемента задержки подключен к входу аргумента арифметического блока, вход каждого последующего элемента задержки подключен к выходу предыдущего элемента задержки и к второму входу соответствующего 25 умножителя, а выход последнего элемента задержки подключен к второму входу И-го умножителя.2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управ- ЗО ления памятью содержит регистр адреса и И+1 счетчиков, входы сброса которых подключены к соответствующим управляющим входам блока, адресный вход которого подключен к информационному входу регистра адреса, вход записи которого подключен к первому упрвляющему входу блока, выходы с первого по (11+1)-й которого являются выходами соответствующих счетчиков, 4 О счетные входы которых объединены и подключены к входу синхронизации блока, (И+2) в ,й выход которого подключен к выходу регистра адреса,453, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок запоминания коэффициентов сьдержит И+1 блоков памяти, вход разрешения считывания и вход адреса разряда каждого из которых подключены к соответствующим управляющим и адресным входам блока, (И+2) -й адресный вход которого подключен к объединенным между собой входам адреса коэффициента55 каждого блока памяти, выходы которых являются соответствующими выходамиблока.4, Устройство по п. 1 о т л ич а ю щ е е с я тем, что первый блокпреобразования кода содержит шифраторадреса, два элемента И, два элементаИЛИ, сдвиговый регистр аргумента ирегистр номера функции, выходы которых подключены соответственно к первому и второму входам шифратора адреса, вьжод которого является адресным выходом блока, первый управляющийвход которого подключен к объединенным между собой первым входам первого и второго элементов ИЛИ, выходыкоторых являются соответственно выходами положительных и отрицательныхцифр аргумента и подключены к информационному выходу блока, второй управляющий вход которого подключен ктактовому входу сдвигового регистрааргумента, выход старшего разряда которого подключен к первому входу первого элемента И и прямому входу второго элемента И, инверсный вход которого подключен к второму входу первого элемента И и является третьимуправляющим входом блока, входы кодааргумента и кода номера функции блока подключены соответственно к информационным входам сдвигового регистрааргумента и регистра номера функции,а выходы первого и второго элементовИ подключены к вторым входам соответствующих элементов ИЛИ.5, Устройство по и. 1, о т л и -ч а ю щ е е с я тем, что Второй блокпреобразования кода содержит двасдвиговых регистра, вычитатель и регистр результата, вход записи которого является управляющим входом блока,вход синхронизации которого подключен к объединенным между собой тактовым входам первого и второго сдвиговых регистров, информационные входы которых являются соответственношинами положительных и отрицательныхцифр результата и подключены к информационному входу блока, выход которого является выходом регистра результата, информационный вход которогоподключен к выходу вычитателя, первыйи второй входы которого подключены соответственно к выходам первого и второго сдвиговых регистров, 14 11 7,"14 1775 ставитепь М,Сил хред А. Кравчук актор Н.Бобкова аж 70 Подписное комитета СССР открытий кая наб д. 4каз 365 б/46 оизводствеино-полиграфическое предпр ВНИИПИ Государственног по делам изобретений 3035, Москва, Ж, Раув