Устройство для деления двоичных чисел

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 80,а 14 С 06 ф"1412 е.Я БРЕТ ТВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОПИСАНИЕ И И АВТОРСКОМУ СВИДЕ(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХЧИСЕЛ(57) Изобретение относится к областивычислительной техники, в частностик электронным цифровым вычислительным машинам. Устройство содержит регистры делимого, делителя и частного,сумматор, блок управления, триггерС целью повышения быстродействия всостав устройства включены коммутатор и формирователь сигнала сдвига.Устройство выполняет операцию деления без восстановления остатка с пропуском тактов сложения по сигналусдвига, вырабатываемому в формирователе сигнала сдвига, Использованныйв устройстве способ формированиясигнала сдвига обеспечивает максимально возможное при логических методах ускорение быстродействия; математическое ожидание количества сдвиговна одно сложение равно 3, максимально возможное количество сложений недревышает половины от общего количества разрядов частного, 3 ил, .1 табл.1283753 Изобретение относится к вычислительной технике, в частности к электронным цифровым вычислительным машинам.Цель изобретения - повышение быст родействия устройства,Пусть О - значение делителя, а В - значение делимого (или очередного остатка), тогда частное (или младшая часть частного) ВхрФ В=х В Подставляя в выражение (1) значе25ние х = - и х = - имеют граничные3 6 значения остатка: лов в зависимости от значений В; иП (слева - состав выполняемых действий при положительном остатке;справа - при отрицательном остатке),Пользуясь данными таблицы, можносоставить логическую формулу, охватывающую все случаи, когда долженвыполняться цикл, содержащий толькосдвиг, обозначив через Ь и с 1 1-еразряды соответственно текущего остатка В; и делителя О, после минимизации получают формулы выполненияцикла сдвига для положительногоостаткаР =Ь,Ь, (Ь чЬ,ч йчй,Ъ, й)ЧЪ,й2Де 3 5 бВ =хПй йВ=хЭ Если текущий остаток В; по абсолютной величине меньше, чем В, т.е,1 В;/ - И, (2)2то в очередном цикле необходимо выполнить только сдвиг.(3) то необходимо выполнить цикл, содержащий сложение и сдвиг,Если выполняется неравенство(4)40то можно производить как сложениесо сдвигом, так и только сдвиг,Сравнивая в процессе деления текущийИостаток со значениями В и В и выбирая тип очередного цикла в соответствии с условиями (2), (3) и (4),можно обеспечить минимально возможное количество суммирований дпя лю-.бых значений частного,Весь диапазон изменения делителяс-0 с 1 может быть разбит на несколь 2 ко поддиапазонов, для каждого из которых можно указать значение остатка малой разрядности, начиная с которого выполняются циклы того или иного типа.Все данные сведены в таблицу, отражающую состав выполняемых цик" Если текущий остаток В. по абсоилютной величине больше, чем В, т.е. и для отрицательного остаткаГ =Ьо 1 Ь, (ЬЧЬЧ дчс 1 Ь 4 Д )МЬ Й"Ч(Ъ,чь, 1).Полученные формулы можно объединить в одну, если сделать заменуа = ЪПКЧЬ ПК1Тогда функция сдвигаР а 1 а (ач ачд 2 ч Йч аЙд)ч а 247"(ача 4 с 1,)1 (5)На фиг. 1 представлена блок-схе-ма предлагаемого устройства; нафиг. 2 - функциональная схема блокауправления; на фиг. 3 - функциональная схема формирователя сигналасдвига.Устройство содержит регистр 1делителя, регистр 2 делимого, регистр 3 частного, сумматор 4, блок5 управления, триггер 6, коммутатор7, формирователь 8 сигнала сдвига,вход 9 и выход 1 О устройства.Блок 5 управления образуют генератор 11 импульсов, распределители12 - 14 импульсов, элементы ИЛИ 15и 16, элементы И 17 и 18, счетчик19, коммутатор 20, дешифратор 21нуля, первый 22 - пятый 26 выходы ипервый 27, второй 28 и третий 29входы,Формирователь сигнала сдвига содержит элементы И 30 - 34 и элементы ИЛИ 35-37,Устройство выполняет деление и- разрядных нормализованных двоичных чисел, представленных в прямых кодах, частное образуется также в прямом коде, Регистры 1 и 3 имеют по одному дополнительному разряду, регистр 2 имеет два дополнительных20 разряда, 1 ри этом регистры 2 и 3содержат цепи сдвига влево, регистр1, может быть не сдвиговым, Сумматор 4 является (и+2)-разрядным сумматором комбинационного типа. Триггер 6 является обычным 0-триггеромс дополнительным входом начальнойустановки и прямым и инверсным выходами. Если триггер 6 находится вединичном состоянии, то коммутатор 7пропускает на свой выход инверсныйкод пяти старших разрядов регистра 2делимого, в противном случае - ихпрямой код,Работа блока управления совпадает с работой блока управления устройства-прототипа,Если Р =1, то цикл деления содержит только совместный сдвиг регистров 2 и 3 влево по управляющему сигналу с выхода 22 блока 5, если Р = О, то в цикле предварительно выполняется сложение кодов регистров 1 и 2, а затем совместныйсдвиг содержимого регистров 2 и 3влево. Поскольку регистр 2 содержитдва дополнительных разряда, то кодделимого в нем располагается сдвинутым вправо на один разряд относительно кода делителя в регистре 1,Это объясняется тем, что при некоторых значениях остатка В и де 1лителя О, сложение необходимо выполнять для кодов остатка, содержащихнули в двух старших разрядах, Еслитриггер 6 находится в единичном состоянии (как, например, в 1-м цикледеления) и Р = О, то импульс проходит через выход 23 блока 5 на входуправления выдачей дополнительногокода регистра 1 делителя (дополнительный код регистра 1 представляется как его инверсный код и единичныйсигнал, подаваемый на вход переносамладшего разряда сумматора 4), Если триггер б находится в нулевомсостоянии, на сумматоре 4 производится сложение поступившего из регистра 1 прямого кода с кодом изрегистра 2, Через заданный промежуток времени появляется сигнал навтором выходе распределителя 13, ко"торый подается на вход управленияприемом информации регистра 2 и науправляющий вход триггера б, Припоступлении этого сигнала производится запись в регистр 2 кода суммы, полученной на сумматоре 4, а 25 30 35 45 50 55 также установка триггера 6 старшим разрядом этой суммы., При этом триггер 6 устанавливается в единичное состояние, если старший разряд суммы равен единице, в противном случае триггер 6 устанавливается в нулевое состояние, В каждом цикле в старшем разряде регистра 2 образуется одна цифра частного, которая передается в младший разряд регистра 3 в результате совместного сдвига этих регистров.Количество определяемых разрядов частного за одно сложение равно трем Число суммирований не превыи+2шает -- .2 формула изобретения Устройство для деления двоичных чисел, содержащее регистры делимого, делителя и частного, сумматор и блок управления, причем выход регистра частного является выходом устройства, вход устройства соединен с информационным входом регистра делителя, выход которого соединен с первым информационным входом сумматора, второй информационный вход которого соединен с выходом регистра делимого, информационный вход которого соединен с выходом результата сумматора, выход старшего разряда регистра делимого соединен со входом младшего разряда регистра, частного, первый выход блока управления соединен со входами управления сдвигом регистров делимого и частного, второй и третий выходы блока управления соединенысо входами управления выдачей соответственно дополнительного и прямого кодов регистра делителя, четвер" тый выход блока управления соединен со входом управления приемом информации регистра делимого, пятый выход блока управления соединен со входом установки знакового разряда регистра делителя, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия, в него введе- ны коммутатор, триггер и формирователь сигнала сдвига, содержащий пять элементов И и три элемента ИЛИ, причем первый вход установки триггера в "1" соединен с пятым выходом блока управления, четвертый выход которого соединен с вторым входом установки триггера в "1",информа83753 6четвертого элемента И и с выходомтретьего разряда регистра делителя,выход четвертого разряда которогосоединен с вторым входом третьегоэлемента И, выход первого элементаИЛИ соединен с вторым входом второгоэлемента И, выход которого соединенс первым входом второго элементаИЛИ, второй вход которого соединенО с выходом пятого элемента И, третийвход которого соединен с выходомтретьего элемента ИЛИ, первый входкоторого соединен с вторым входомпервого элемента ИЛИ, выход четвер 15 того элемента И соединен со вторымвходом третьего элемента ИЛИ, выходвторого элемента ИЛИ соединен совторым входом первого элемента И,выход которого соединен с первым20 входом блока управления, второй итретий входы которого соединены спервым и вторым управлявшими входамикоммутатора и прямым и инверснымвыходами триггера соответствен -25,но. ционньш вход триггера соединен свыходом старшего разряда сумматора,первый и второй инФормационныевходы коммутатора соединены с прямым и инверсным выходами пяти старших разрядов регистра делимого, первый и второй разряды выхода коммутатора соединены соответственно спервыми входами первого и второгоэлементов И формирователя сигналасдвига, третий и четвертый разрядывыхода коммутатора соединены с первым и вторым входами первого элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И,первых вход которого соединен с пятым разрядом выхода коммутатора ипервым входом четвертого элемента И,второй разряд выхода регистра делителя соединен с четвертым входомпервого элемента ИЛИ и первым входом пятого элемента И, второй входкоторого соединен с первым входомпервого элемента ИЛИ, пятый входкоторого соединен с вторым входом Состав выполняемых в цикле действий в завнснмостн от эначенкй В; н 3 0,111 1 Ь с 0,11 А 3 с 0,11 ОО йП с 0,1 О,001 й 33 с 0,10 0,16 Ос 0,100 4Ы В С 34 С ЗК С ЗК С ЗК ДК ЗК ДК ЗК ДК ЗКДК ЗК ДК ЗК ЗК ПК ЭК ПК ЗК ПК ЗК ПК ЗК ПК ЗК С ЗК С С ЗК С ЗК С ЗК ДК ЗК ДК ЗК ДК ЗК ДК ЗК С ЗК С ЗК ДК ЗК ДК ЗК ДКЗК ДК ЗК ЗК ЗК 1000 ДК ПК ЗК ЗК 001" ДК ПК 10100 ДК ПК 1010 ДК С ДК ПК ЗК ЗК ЗК ПК ПК ПК 011" ЗК СЭ ЗК ЗК ПК 11000 ЗК С ЗК 3001 ЗК , С ЗК ЗК 000 С ЗК 0010- С ЗК 00110 С ЗК 0013 С ЗК 0100- С ЗК 01010 С ПК010 11 ДК ПК 01 0 ДК ПК 0113 ДК ПК С ЗК С ЗК С ЗК С ЗК С ЗК ДК ЗК ДК ЗК ДК ПК ДК ПК ДК ЗК ДК ЗК ЗК ЗК ЗК ЗК ЗК ЗК ЗК ЗК ЗК ПК ЗК ПК ЗК ПК ЗК ПК ЗК ПК283753 Продолжение таблицы 011 Р 0110 с 0,111 010 е 0 с 0,11 О,00 ОсО 01 0 1 с ОсО 100 В 1 1101- ЗК С ЗК ЗК С ЗК С ЗК С ЗК С ЗК 111". ЗК С ЗК П р и м е ч а н и е, ДК - цикл, содержащий сложение с дополнительным кодомделителя и сдвиг; ПК " цикл, содержащий сложение с прямым кодом делителя исдвиг; С - цикл, содержащий только сдвиг: ЗК - эапрещенная комбинация, при этом если ЗКрасположено с левой стороны, то он не может воэиикнуть при положительном остатке,а если с правой стороны - то при отрицательном остатке энаком - обоэнлченыраэряды, значения которых не покаэывают влияния на выбор типа цикла.