Программируемое запоминающее устройство

1282219 Изобретение относится к вычисли-тельной технике и может быть использовано в электронных вычислительныхмашинах, устройствах вычислительнойтехники и автоматики, контроллерахи устройствах управления.Цель изобретения " расширениеобласти применени за счет возможности перезаписи, информации.На фиг. 1 изображена структурнаясхема программируемого запоминающегоустройства на фиг. 2 - структурнаясхема ячейки памяти первой матрицы,на фиг, 3 - структурная схема ячейкипамяти второй матрицы;" на фиг,. 4 -функциональная схема ячейки памятипервой матрицы на фиг, 5 - функциональная схема ячейки памяти второй матрицы.Программируемое запоминающее устройство содержит первую 1 и вторую2 матрицы ячеек памяти. Первая 1 матрица ячеек 3 памяти состоит из адресных (строковых) шин 4 и 5, по которым поступают входные напряжения Хи Х, инверторов 6, ячейки 3 памятиобразуют входную матрицу И, Каждаяиз ячеек 3 памяти через соответствующие нагруэочные элементы 7 первой группы подключены к шине 8 питания и ячейкам 9 памяти второй матрицы. Ячейки 9 памяти образуют выходную матрицу ИЛИ. Первые выходы ячеек9 памяти соединены с одними из выводов нагрузочных элементов 10 второйгруппы и являются управляющими выходами 11 устройства, вторые выводы нагрузочных элементов 10 подключены кшине 12 нулевого потенциала, Блок 13управления состоит из элементов 2 И14 и 15, одни входы которых являются синхронизирующими входами, а другие управляющими входами 16 устройства. По разрядным (столбцовым) шинам 17 (Е) первой матрицы передаютсясигналы промежуточных переменных Е2, Е . Ячейка 3 памяти представляет собой совокупность .ячеек Х 2,(1 = 1,2,3,= 1,2). Ячейка 9 памяти представляет собой совокупностьячеек ЕУ (1 = 1, 2, 3, 1 с = 1, 2, 3),где У - выходные шины 11, на которых формируются выходные переменные УЯчейка 3 памяти ХЕ 1 (фиг. 2) со 3держит запоминающую часть ЗЧ; 18 илогическую часть ЛЧ 1, 19. Запоминающая часть ЗЧ; 18 предназначена для хранения кодов режимов функционирования логической части 19, Информация в запоминающую часть 18 ЗЧ; поступает из запоминающей части ЗЧ;5 предыдущей ячейки 3 памяти входнойматрицы И. Информация из запоминающей части ЗЧ," ячейки ХЕ; может бытьпередана в запоминающую часть ЗЧ,+Лпоследующей ячейки Х 2; . Запоминающие части ЗЧ -ЗЧ; строки ячеекХЕ;, -ХЕ; образуют горизонтальнуюпоследовательную сдвиговую струк туру (сдвиговый регистр), сдвиг в,которой производится под действиеМ синхросигнала записи информации, поступающего с выхода элемента 2 И 14, Информация в первую ячейку ХЕ горизонтального сдвигового регистра заносится с шины 4 для прямого значения входной переменной Х; при наличии управляющего сигнала - сигналаразрешения записи И 1 и внешнего синхронизирующего сигнала С на входе 16.25Информация с выхода последней ячейки 3 ХЕ, (фиг. 1) далее не передается.С помощью запоминающей части ЗЧ118 можно установить следующие режимы работы соответствующей ей логической части ЛЧ, 19.Режим "0" - установить на выходеЛЧ," (на шине 2) состояние логического нуля. Режим 1" ; установитьна выходе ЛЧ, состояние логической 35 единицы, Режим связи с Х; - установить логическую связь между первым, входом логической части ЛЧ (шинойХ, 5) и выходом логической части ЛЧ;11(шиной 2). Режим связи с Х - ус 3 1тановить логическую связь между вторым входом логической части ЛЧ; (шириной Х 4) и выходом логической часФти ЛЧ," (шиной Е ) .Для кодирования четырех упомянутых режимов достаточно иметь в запоминающей части ЗЧ два однобитовыхзапоминающих элемента (два триггера),Логическая часть 19 состоит из комбинационных схем, и предназначенадля реализации режимов, задаваемыхзапоминающей частью 18.Ячейка 9 ЕУвыходной матрицыИЛИ (фиг. 3) содержит запоминающуючасть ЗЧ 20,.и логическую частьЛЧ21, Запоминающая часть предназначена для хранения кодов режимовфункционирования логической части,Информация в запоминающую часть ЗЧ, 1282219поступает из запоминающей части ЗЧ,Мпредыдущей ячейки памяти выходной матрицы ИЛИ. Информация из запоминающей части ЗЧячейки 7 Л , переается в запоминающую чапоследующей ячейки выходной матрицы. Запоминающие части ЗЧ, -ЗЧ столбца ячеек 2 У -2 У образуют вертикаль 13ную последовательную сдвиговую струков туру (сдвиговый регистр). Сдвиг ин формации производится под действием синхросигнала, поступающего с выхода элемента 2 И 14. Информация в первую ячейку вертикального сдвигового реч1 гистра заносится с первой столбцовой шины промежуточной переменной 2, при наличии сигнала разрешения записи Я 2 (управляющего сигнала) и внешнего синхронизирующего сигнала С. Информация с выхода последней ячейки регистра (2 Удля фиг. 1) далее не передается.С помощью запоминающей части ЗЧ 20 можно установить следующие режимы работы соответствующей ей логической части ЛЧ21.Режим связи "0" - установить на выходе ЛЧк состояние логического нуля, Режим связи с 2 - установить логическую связь входа логической части ЛЧ(шиной 2 17). Для кодирования упомянутых режимов в запоминающей части достаточно иметь один однобитовый запоминающий элемент (один триггер). Логическая часть 35 состоит из комбинационных схем и предназначена для реализации режимов задаваемых запоминающей частью.Ячейка 3 матрицы И, функциональная схема которой изображена на фиг,4, 40 содержит запоминающую часть из первого 22 и второго 23 двухступенчатых синхронизируемых Р-триггеров и логическую часть из комбинационной схемы 2 И-ИЛИ 24, вход которой построен по 45 схеме с открытым коллектором. Ячейка 9 матрицы ИЛИ (фиг. 5) включает запоминающую часть - триггер 25 и логическую часть из комбинационной схемы И 26, 50Настройка запоминающего устройства заключается в занесении в запоминающие части ЗЧ," -ЗЧячеек Х 2;2 у соответствующих настроечных ко,1 кдов. Запись настроечных кодов в матрицы И производится при наличии одного из управляющих сигналов (сигна- ла разрешения записи) . При этом информация, поданная на входы устройства, записывается в запоминающиечасти ЗЧ; первых ячеек 3 Х 2;, каж 1дой строки. Одновременно происходитсдвиг информации вправо на 1 разрядвдоль каждой строки ячеек матрицы Ив каждой горизонтальной сдвиговойструктуре. После шести тактов записи настроечная информация в матрице И полностью обновляется.Принимаем следующее кодированиережимов работы логической части матрицы И. "00 - режим выдачи логического нуля на выход ЛЧ (на шину 2 17)"01" режим логической связи шиныХ; и 2, "10" - режим логической связи шины Х; и 2, "11" - режим выдачи логической единицы на выход логической части (на шину 2 11) ЛЧ ячей 1,1ки Х 2,Если нижнюю строку ячеек матрицы И Х 2 г (3 = 1, 2, 3) настроить кодом "11" на режим логической единицы на выходе, то состояние столбцовых шин 2 ,= 1, 2, 3 определяется состоянием ячеек верхней строки Х 2,1, 2, 3 матрицы И. Так, если ячейка Х 21 настроена на режим )0(код настройки "00"), то на шине 2 имеется логический ноль. Зафиксированное состояние столбцовых промежуточных шин матрицы И можно переписать в ячейки 9 первой строки матрицы ИЛИ, т.е. ячейки 271 31, 2, 3, Для этого необходимо подать другой сигнал разрешения записи У 2=1 и внешний синхронизирующий сигнал С=1 (при отсутствии сигнала разрешения записи И 1=0). Информация со столбцовых шин 2 записывается в запоминающие части ЗЧ , 20 (фиг. 3) первых ячеек 2 У каждого столбца ячеек вы,1ходной матрицы ИЛИ, Одновременно происходит сдвиг информации в;.из на один разряд вдоль каждого столбца ячеек матрицы ИЛИ. После такта записи в ячейках 271 , .3=1, 2, 3, хранится информация, зафиксированная на шинах 2, 3 = 1, 2, 3. Для полной смены информации в матрице ИЛИ необходимо три цикла обновления, на каждом из которых полностью обновляется информация в первой строке матрицы И, После настройки матрицы ИЛИ окончательно перенастраивается матрица И повходным сигналам на шинах Х и при01=1, И 2=0, С=.1.Как уже отмечалось, необходимовыполнить шесть тактов записи в мат 1282219рицу И, так как каждая ячейка 3 мат 1-рицы И содержит в своей запоминающейчасти два однобитовых запоминающихэлемента. В целом настройка запоминающего устройства (фиг. 1) производится за 27 тактов записи (тактовсдвига информации в последовательныхрегистрах): 27=(6+1)+(6+1)+(6+1)+6.Для программирования запоминающегоустройства с ш входами, п выходами 10и р разрядными шинами время настройки (программирования) Т выражаетсяв количестве тактов сдвига формулойТ =(2 р+1/и+2 р=2 р/и+1)+п и не зависит от числа входов ш.Устройство функционирует следующим образом.Логический уровень сигнала 2 царазрядной шине 17 первой матрицы Иопределяется режимами работы подключенных к ней своими выходами ячеекХ 2 " и задается формулой 2 =,Л Х;,Ц 1:12 3причем 1;=Х, если ЗЧУ =01, если ЗЧ" ==10 Х=Х;, Х=О, если ЗЧ 1=0, Х,=1, 25если ЗЧ, = 11.Например, если ЗЧ ц =00 и ЗЧ = 10,то 2, =ХХ, если ЗЧ, =0 и ЗЧ = 11,то 2 = 0 1 = О, если ЗЧ, = 11 иЗЧ = 01, то 2= 1 Х=Х. 30Таким образом, с помощью матрицыИ (матрицы конъюнкций) можно сформировать на разрядной шине 17 значениепроизвольного темпа входных переменных Х и констант 0 и 1. Логический1уровень ца горизонтальной выходнойшине У определяется режимами работыподключенных к ней своими выходамиячеек 2 У матрицы ИЛИ и задаетсяформулой У =,К 2 , причем 2 =2, 40:1 гз 31 )если ЗЧ 1 если ЗЧ О, 2 О.Напрймер, если ЗЧ= 1, ЗЧ , = 1,ЗЧ,= 1, то У,=2+2+2 э, если ЗЧ,-О,ЗЧ =О, ЗЧ=1, то У=2, если ЗЧ =О, ЗЧ) -О, ЗЧ -О, то У=О,В итоге программируемое запоминающее устройство позволяет получитьсистему булевых функций, представленных в дизъюнктивной нормальнойформе.50 Формула изобретения1, Программируемое запоминающее устройство, содержащее первую и вторую матрицу ячеек памяти, блок управления записью информации, нагрузочные элементы первой и второй групп, инверторы, входы которых подключены к одним адресным шинам первой матрицы ячеек памяти, первым входом со. ответствующих ячеек памяти и являются адресными входами устройства, выходы ицверторов подключены к другим адресным шицам матрицы ячеек памяти и вторым входам соответствующих ячеек памяти, первые выходыячеек памяти первой матрицы подключены к первым выводам соответствующих на грузочных элементов первой группы и первым входам ячеек памяти второйматрицы, первые выходы ячеек памяти второй матрицы подключены к первым выводам соответствующих нагрузочных элементов второй группы иявляются выходами устройства, входы блока управления записью информации являются управляющими входами устройства,о т л ич а ю щ е е с я тем, что, с целью расширения области применения за счет возможности перезаписи информации, вторые выводы нагрузочных элеФ ментов первой и второй групп подключены соответственно к шине питанияи шине нулевого потенциала, в каждой строке первой матрицы третий вход каждой ячейки памяти, кроме первой, 1соединен с вторым выходом предыдущей ячейки памяти, третий вход первой ячейки памяти подключен к одной из адресных шин, в каждом столбце второй матрицы второй вход каждой ячейки памяти, кроме первой, подключен к второму выходу предыдущей ячейки памяти, второй вход первой ячейки памяти соединен с выходами соответствующих,ячеек памяти первой матрицы, третьи входы ячеек первой и второй матриц соединены соответственно с первым и вторым выходами блока управления записью информации. 2, Устройство по п. 1 о т л ич а ю щ е е с я тем, что каждая ячейка памяти первой матрицы состоит из первого и второго 0-триггеров и элемента 2 И-ИЛИ, выход которого является третьим выходом ячейки памяти, первый и второй входы элемента 2 И-ИЛИ являются первым и вторым входами ячейки памяти, третий и четвертый входы элемента 2 И-ИЛИ соединены с выходами В-триггера, первые входы которых являются третьим входом ячейки памяти, вторые входы 0- триггеров являются вторым выходом ячейки памяти.7 128223983. Уст ор йство по и. 1, о т л и - ходом ячейки памяти, первый вход ч а ю щ е е с я тем чт кто каждая Р-триггера является вторым входом ячейка памяти второй матрицы состо- ячейки памяпамяти, второ нход -трнгйит иэ Э-триггера и элемента И, выход гера является третьим выходом ячей- Р-триггера подключен к первому вхо ки памяти, выход элемента И являетду элемента И и является первым вы- ся вторым выходом устройства,1282219 Хг Я Составитель Л.АмусьевРедактор Е.Папп Техред В.Кадар орректор М,Шар аказ 727 6/52 Тираж 589 По ВНИИПИ Государственного комитетапо делам изобретений и открыт 13035, Москва, Ж, Раушская наб ис СС д, 4/5 оизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4