Устройство для распределения групповых заявок по процессорам

А 1 ПЕ О 11 ТЕНИ АНИЕъ;Нр 3 с 0; ЛЬС ОМ В 232/24-21,858.86 Б зобретенияустройстватся нспольПоп итулин и088.8)е св ет СССР1984.ССР ист- групид ельство 6 Р 9/46, тельство С Р 9/46 1 видС ентов ДЛЯ РАСПРЕДЕЛЕПО ПРОЦЕССОотносится ки может бытьоцессорных в авнения,трех элемен- достили- эл то жеСООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(57) Изобретенительной техникезовано в многоп 51)4 С 06 Р 9/46 т ьных сис 1 емах. Цель и повышение быстродействия Новым в устройстве являе зование двух триггеров, генерат импульсов, трех элементов задор буферного регистра, 1 -1 групп р ров хранения (С - число заявок пе), двух элементов ИЛИ-НЕ, дву групп элементов И, группы элем ИЛИ, щиФратора, группы схем ср трех групп блоков элементов И,ементов И и связей указанных в и узлов, что обеспечивает нне цели изобретения. 1 ил.10 5 20 25 30 35 40 4555 1 125Изобретение относится к вычисли" тельной технике и может быть использовано в многопроцессорных вычислительных системах.Цель изобретения - повышение быстродействия.На чертеже приведена структурная схема устройства.Устройство содержит группу регистров 1 хранениягруппу элементов 2, буферный регистр 3, группу дешифраторов 4, группу элементов ИЛИ 5, группу элементов И 6, шифратор 7, группу схем 8 сравнения, блоки элементов И 9 группы, регистр 10 сдвига, блоки элементов И 11 группы, элемент ИЛИ-НЕ 12, элемент ИЛИ-НЕ 13, группу элементов ИЛИ 14, группу элементов И 15, блоки элементов И 16 группы, регистр 17 готовности процессоров, генератор 18 импульсов, элемент И 19, триггер 20 запуска, группу элементов И 21, элемент 22 задержки, элемент 23 задержки, элемент 24 задержки, триггер 25 управления сдвигом, элемент И 26, элемент И 27, элемент И 28,вход 29 запуска устройства, вход 30 сброса устройства, группу входов 31 заявок устройства, группу информационных выходов 32 устройства и группу информационных входов 33 устройства.Устройство работает следующим образом.Исходное состояние устройства характеризуется тем, что регистры 1, Э, 10, триггеры 20 и 25 установлены в состояние "0" (не показано).Работа устройства состоит из трех этапов и начинается по сигналу запуска, поступающему по входу 29 и устанавливающему триггер 20 в состояние 1 1 цФНа первом этапе формируется очередь заявок, поступающих по входу 31 и заполняющих регистры 1 хранения, пбка заявка из последнего регистра 1 не перепишется в буферный регистр 3.На втором этапе производится выбор приоритетной заявки из группы, принятЬй в регистр 3, и передача кода числа потребных процессоров приоритетной заявки в регистр 10 сдвига. На третьем этапе выполняется распределение процессоров приоритетной заявки и передача кода номера задачи свободным процессорам. После распределения процессоров приоритетной заявки производится гашение разрядов 4485 3 распределенной заявки, а затем выбор очередной по приоритету заявки иэгруппы в регистре 3 и распределениесвободных процессоров. Этот этап продолжается, пока заявки группы не будут обсуждены. Завершением его является нулевое состояние регистра 3. После этого устройство переходит к выполнению первого этапа, на котором в регистр 1, принимается заявка по входу Э 1. Из последнего регистра 1 очередная заявка передается в регистр Э, чем начинается второй этап. В дальнейшем устройство работает аналогично.Формирование очередИ на первом этапе производится следующим образом,По первому импульсу генератора 18 через элемент И 19, последний элемент И 21 группы, элемент 22 задержки н первый элемент И 21 группы заявка по входу 31 принимается в первый регистр 1. Элементы И 21 открыты по первым входам единичньи сигналом с выхода элементов ИЛИ-НК 12, так как регистр 3 находится в состоянии "0".Регистры 1 хранения и буферный регистр 3 ииеют одинаковую структуру. Каждый из этих регистров для каждой заявки в группе содержит 4 группыразрядов. В свою очередь, группа разрядов обеспечивает хранение кодачисла потребных процессоров для решения задачи по данной заявке, кодаприоритета заявки в группе и коданомера задачи, Таким образом, групповая заявка на входе 31 содержиткоды числа потребных процессоров,коды приоритетов и коды номеров задачи. Принятая в регистр 14 заявка при непрерывном потоке по тактовому сигналу генератора 18,поступающему че-. рез элементы И 21 на управлякя 1 ие входы регистров 4, продвигается по регистраи 1. По соответствующему так" товому сигналу первая заявка оказывается в последнем регистре 1, а по следующему сигналу онаиз последнего регистра 1 переписывается в буферный регистр 3. Элемент 22 задержки необходим для обеспечения записи заявки в регистр 3 до того, как на входах регистрапоявляется следующая заявка. Как только заявка оказывается. в регистре 3, на выходе эле,мента ИЛИ-НЕ 12 единичный сигнал сни 1254мается, при этом элемент И 21 закрывается, чем запрещается подача тактовых импульсов.Таким образом, к началу перехода устройство к второму этапу оно харак теризуется следующим состоянием.В регистрах 1 сформирована очередь групповых заявок, на входе 31 сохраняется очередная групповая заявка, а в регистре 3 находится первая заявка. 10Так как регистр сдвига находится в состоянии "О, на выходе элемента ИЛИ-НЕ 13 имеется единичный сигнал, которым открыт по второму входу элемент 27, а по инверсному - закрыт 15 элемент И 26. Так как триггер 25 находится в состоянии "О", то единичным сигналом с нулевого его выхода открыты по вторым входам элементы И 9. 20На втором этапе посредствам дешифраторов 4 двоичные коды приоритетов заявок преобразуются в однопозиционные. Наивысшему приоритету соответствует минимальный, отличный от нуля, код. Одноименные выходы дешифраторов 4 объединяются одноименными элементами ИЛИ 5. При этом номер элемента ИЛИ соответствует значению приоритетного кода. Посредством элементов И б,вклю-ЗО ченных по приоритетной схеме с выходами элементов ИЛИ 5, осуществляется выбор наиболее приоритетного сигнала из совокупности возбужденных выходов элементов ИЛИ 5 так, что на входах шифратора 7 Формируется унитарный код, содержащий единицу в определенной позиции. Номер этой позиции соответствует значению приоритетного кода. Сигналы двоичного кода с выхода 40 шифратора 7 сравниваются с двоичными кодами приоритетов заявок в группе в соответствующих схемах 8 сравнения. При этом единичный сигнал Формируется только одной из схем 8 сравнения. 4 Этим сигналом открываются элементы И 9 соответствующей групгы,и код числа потребных процессоров приоритетной заявки передается в регистр сдвига.Посредством элемента 23 задержки обеспечивается задержка импульса генератора 18 на единичном входе триггера 25 так, чтобы он появился после установления информации на выходах регистра 10.55После приема информации в регистр 10 сдвига снимается единичный сигнал с выхода элемента ИЛИ-НЕ 13, тем са 485 4мзм открывая элемент И 26 по инверсному входу. Задержанным импульсом генератора18 устанавливается в "1" триггер 25,При этом снимается единичный сигналс вторых входов элементов И 9,блокируя тем самым передачу сигналов сих выходов в регистр 10 сдвига. Сигналом с единичного выхода триггера25 управления сдвигом открываетсяэлемент И 28 по первому входу, темсамым устройство переходит к выполнению третьего этапа,Пусть в буферный регистр 3 принята групповая заявка, содержащая тризапроса, которым установлены следующие двоичные коды приоритета: 3, 1,2,причем для первого запроса требуется решить задачу с номером на трехпроцессорах, для второго - на одномпроцессоре, а для третьего - задачуна двух процессорах.При этих условиях единичные сигналы кода приоритета после преобразования их дешифраторами 4 поступаютна входы элементов ИЛИ 5 следующимобразом: с третьего выхода дешифратора 4 на первый вход элементаИЛИ 5; с первого выхода дешифратора4 на второй вход элемента ИЛИ.5 ,с второго выхода дешифратора 4 натретий вход элемента ИЛИ 5Таким образом, на выходах элементов ИЛИ 5 формируется следующий код:111,0. Единичным сигналом с выхода элемента ИЛИ 5 закрываются попервым инверсным входам все элементыИ б при этом на входы шифратора 7подается унитарный код следующеговида: 100000, т,е, имеющий единичное состояние на первом входе.Шифратор 2 преобразует его в двоичныйкод единицы, т.е. 01, поступающий на первые входы всех схем 8 сравнения. При этом сравнение. происходитв схеме 8 ,единичным сигналом с выхода которой код числа требуемых про"цессоров для второго запроса черезэлементы И 9 записываются в регистр10 сдвига. Кроме того, единичным сигналом с выхода схемы 8 сравненияоткрываются элементы И и элемент2И по первому входу.На третьем этапе посредством импульсов генератора, поступающих черезоткрытый элемент И 28 на вход сдвигарегистра 10производится поиск и5 12544 распределение свободных процессоров выбранном запросу.Пусть для указанного примера в системе имеется четыре процессора, причем от второго процессора во втором разряде регистра 17 готовности процессоров принят сигнал готовносТак как число потребных процессоров в регистре 10 сдвига указывается 10 наличием единиц в смежных младших егс разрядах, то совпадение единиц в элементе И 15 происходит по первому импульсу генератора 18. При этом единичным сигналом с выхода элемента И 15 открываются элементы И 16 через которые код номера задачи иэ буферного регистра 3 передается группе выходов 32 устройства. Единичным сигналом с выхода элемента ИЛИ 1111устанавливаются в состояние 0 вторыс разряды регистров 1 О и 1 1 , После этого регистр 1 0 оказывается в с ост онии "О" и через элемент ИЛИ-НЕ 13 открываются по третьим входам элемен ты И 2. Задержанным импульсом элемента 24 задержки, время которого определяется временем переходных процессов в регистре 10 и элементе ИЛИ-НЕ 13, устанавливается в "О группа разря- р дов пегистра 3 второго запроса и триггер 25 управления сдвигом.После этого производится выбор очередного приоритетного, третьегозапроса указанньм образом.35По завершении распределения процес - саров всем трем запросам регистр 3 оказывается в состоянии "О", при этом на выхоце элемента ИЛИ-НЕ 12 формируется единичныи сигнал открывающий элементыИ 21.По очередному тактовому сигналу генератора 18 производится сдвиг групповых заявок в регистрах 1 и передача очередной заявки для распределения процессоров. В дальнейшем 45 работа устройства аналогична,Формула изобретенияУстроиство для распределения групО новых заявок по процессорам, содержащее регистр сдвига, группу регистров хранения, две группы элементов И, первую группу элементов ИЛИ, первый элемент И, регистр готовности процессоров выходы которого соединены с первыми входами элементов И первой группы, вторые входы которых соединены с группой, выходов регистра сдвига, входы сброса которого соединены с соответствующими в.;ходами элементов ИЛИ первой группы, с соответствующими входами сброса регистра готовности процессоров, группа информационных входов первого регистра хранения группыявляется группой входов заявок устройства, тактовый вход каждого регистрахранения группы, кроме последнего,соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информацйонных входов следующего регистра хранения группы, вход сдвига регистра сдвига соединен с выходом первого элемента И, первый вход каждого элемента И второй группы, кроме первого и последнего, соединен с выходом предыдущего элемента И этой группы, второй вход каждого эпемента И второй группы соединен с первым входом каждого последующего элемента И этой группы, о т 1л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, в него введены третья и четвертая группы элементов И, три группы блоков элементов И, вторая группа элементов ИЛИ, три элемента задержки, группа дешифраторов, шифратор, группа схем сравнения, два элемента ИЛИ-НЕ, второй, третий и четвертый элементы И, триггер запуска, триггер управления сдвигом, буферный регистр и генератор импульсов, выход которого соединен с первым входом второго элемента И, второй вход которого подключен к единичному выходу триггера запуска, единичный и нулевой входы которого являются управляющими входами запуска и сброса устройства соответственно, выход первого элемента И через первый элемент задержки соединен с первым прямым входом третьего элемента И, и с первыми входами элементов И третьей группы, выход последнего элемента И второй группы соединен с тактовым входом буферного регистра и через второй элемент задержки - с вторым входом первОго элемента И второй группы и с тактовымвходом последнего регистра хранения группы, группа информационных выходов которого соединена с соответствующей группой информационных входов буферного регистра, выход -го7 1254485 8 (1 = 1 а, и - число заявок) раэ- блоков элементов И первой группы соеряда кода номера задачи буферногодинены с информационными входами ререгистра соединен с информационным регистра сдвига, выходы которого подклювходом -го блока элементов И вто- ченык входам второго элемента ИЛИ-НЕ, рой группы и -м входом первого эле-выход которого соединен с третьими мента ИЛИ-НЕ, выходы -ых разрядов входами элементов И третьей группы, кода приоритета и кода числа потреб- с инверсным входом четвертого элеменных процессоров буферного регистра та И и с вторым входом третьего злеподключены соответственно к входам мента И, выход третьего элемента И д-го дешифратора группы, к информа соединен с нулевым входом триггера ционным входам 1-го блока элементов управления сдвигом, единичный вход И первой группы, одноименные выходы которого соединен с выходом четвердешифраторов группы соединены с вхо- того элемента И, единичный выход дами одноименных элементов ИЛИ вто- триггера управления сдвигом соединен рой группы, выход первого элемента 1 э с первым входом первого элемента И, ИЛИ второй группы подключен к перво- выход кашдого элемента И третьей му входу шифратора, выход калдого группы соединен с входом сброса раз-го элемента ИЛИ второй группы, на- рядов одноименной гРуппы буферного чиная с второго, соединен с прямым регистра, выходы всех блоков элеменвходом -го ( = 1,2 и) элемен тов И второй группы подключены к инта И четвертой группы, начиная с пер- формационным входам блоков одноименвого, выходы элементов ИЛИ второй ных элементов И третьей группы, выход группы соединены с соответствущцимн калдого элемента И первой группы соеинверсными входами всех последующих динен с управлякщим входом одноименэлементов И четвертой группы, выходы 25 ного блока элементов И третьей груп- элементов И четвертой группы соедине- пы, выходы которых являются группами щю с входами шифратора, начиная с информационных выходов устройства второго, выходы шифратора соединены и подключены к входам одноименных с первыми входами схем сравнения груп- элементов ИЛИ первой группы, выходы пы, вторые входы калдой схемы сравне-.З 0 регистра готовности процессоров являния группы соединены с входами одно- ются группой информационных входов именного дешифратора группы, выход устройства, выход второго элемента И какдой схемы сравнения группы подклю- соединен с первым входом последнего ,чен к первому управляющему входу элемента И второй группы, с вторым одноименного блока элементов И пер- З входом первого элемента И и через вой группы,управлявщим входам бло- второй элемент задерласи - с первьач ков элементов И второй группы и к прямым входом четвертого элемента И, второму входу одноименного элемента . второй прямой вход которого соединен И третьей группы, выход первого эле- . с инверсным выходом триггера управлемента ИЛИ-НЕ соединен с вторыми вхо- щ ния сдвигом, тактовый вход последне- дами элементов И второй группы, вто- го регистра хранения группы и первый рые управлящие входы всех блоков вход первого элемента И второй группы элементов И первой группы подключены соединены через третий к нулевому выходу триггера управле- мент эадерзхи с выходом посния сдвигом и к первому прямому входу леднего элемента И второй гручетвертого элемента И, выходы всех ппы.1254485 Составитель М. КудряшевТехред И.Попович Корректор Л. Натай Редактор И. Касарда Тираж 671 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д, 4/5 Заказ 4722)53 Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4