Цифровой синтезатор частоты

х СОЮЗ СОВЕСОЦИАЛ ИСТИЧРЕСПУБЛИК 93 4 Н ОЗЬ 7/18 ф С В ют у ц ИСАНИЕ ИЗОБРЕТЕН ДЕТЕЛЬСТВ К АВТОРСКОМ Бюл. У 31й государственный ельство СССРЬ 7/08,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельствУ 987818, кл, Н 03 Ь 7/18,10.03.81.Авторское свидетВ 932623, кл. Н 0315. 10. 80,(54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ(57) Изобретение относится к радиотехнике. Цель изобретения - повышение быстродействия. Устройство содержит фазовый детектор 1, перестраиваемый генератор 2, делители 3 и 6 частоты с переменным коэф. делени.,опорный генератор 5, датчик кода 9,преобразователь 11 кода. Цель достигается введением блока АПЧ 8, двухразрядного мультиплексора 4, формирователя 7 импульсных последовательностей, блока 10 сдвига кодч. Поп.2 представлен вариант выполненияблока АПЧ 8. 1 з,п. ф-лы, 2 ил,Изобретение относится к радиотех-нике и может быть использовано всистемах радиосвязи и в контрольноизмерительной аппаратуре.Пель изобретения - повышение быстродействия.На фиг. представлена структурная электрическая схема цифровогосинтезатора частоты," на фиг.2 - вариант выполнения блока автоподстрой- Юки частоты,Пифровой синтезатор частоты содержит фазовый детектор (ФД) 1, перестраиваемый генератор 2, первыйделитель 3 частоты с переменным коэффициентом деления (ДПКД), двухразрядный мультиплексор 4, опорныйгенератор 5, второй ДПКД 6, формирователь 7 импульсных последовательностей (ФИП), блок 8 автоподстройки 20частоты (БЛП), датчик 9 кода, блок10 сдвига кода и преобразователь 11кода,Блок автоподстройки частоты приэтом содержит двоичный счетчик 12, 25первый 13 и второй 14 сумматоры кодов, и-разрядный мультиплексор 15,регистр 16 кода частоты, цифроаналоговый преобразователь (ЦАП) 17, дешифратор 18, первый 19 и второй 20 30триггеры, делитель 21 частоты, первый формирователь 22 импульсов, элемент 23 задержки, второй формирователь 24 импульсов.Питеровой синтезатор частоты рабо 35тает следующим образом. При сменечастоты из датчика 9 кода на вход преобразователя 11 кодов и информационный вход БАПЧ 8 поступает двоичный код К,-й частоты, одновременно с другого выхода датчика кода 9 командный импульс обнуляет ФИП 7 и через вход включения БАПЧ 8 устанавливает в единичное со 45 стояние первый 19 и второй 20 триггеры, Преобразованный в преобразователе 11 кода код новой частоты М с первого выхода поступает на установочный вход первого ДПКД 3, а с второго выхода код И, переписывается 50 задним фронтом командного импульса с второго выхода датчика 9 кода, поступающего на вход параллельной записи блока 10 сдвига через информационный вход в универсальный сдвиговый регистр (не показан), входящий и состав блока 10 сдвига, разрядность сдвигового регистра больше на единицу разрядности максимально возможного кода на информационном входеблока 10 сдвига. При этом вход старшего разряда сдвигового регистра зануляется, а на информационный входвторого ДПКД 6 с выхода блока 10сдвига, наоборот, подается код старших разрядов, а самый младший не используется,Таким образом, после параллельной записи на информационный входвторого ДПКД 6 будет поступать код,равныйепс ( - -),где еис - целая часть числа.Соответственно на выходе второго ДПКД 6 появляются импульсы с частотой в два раза выше частоты сравнения в кольце фазовой автоподстройки, они поступают на вход синхронизации ФИП 7, в котором .формируется меандр с частотой, равной частоте сравнения, по заднему и переднему фронту меандра формируются короткие. импульсы, таким образом, из последовательности с удвоенной частоты ФИП 7 формирует две последовательности счастотой, практически равной частоте сравнения кольца ФЛПЧ, и сдвинутых одна относительно другой на % , С выхода второго триггера 20 к этому времени на управляющий вход двухразрядного мультиплексора 4 приходит высокий уровень и сформированные сдвинутые последовательности с выхода ФИП 7 через двухразрядный мультиплексор 4 поступают на входы ФД 1, на выходы которого автоматически устанавливается постоянное напряжение, соответствующее средней части характеристики детектора, кольцо фазовой автоподстройки при этом размыкается.Далее высокий уровень с выхода второго триггера 20 разрешает работу делителя 21 частоты и на его выходе формируется меандр, высокий уровень которого разрешает двоичному счетчику 12 вести счет периодов сигнала с выхода перестраиваемого генератора 2, а низкий запрещает.Первым импульсом, сформированным первым формирователем 22 по отрицательному фронту меандра, код К. с1 выхода датчика 9 кода через п-разрядный мультиплексор 15 переписывается в регистр 16, затем с помощью125 ПАП 17 преобразуется в аналоговое напряжение и осуществляет начальную установку перестраиваемого генератора 2. Затем этот же импульс, задержанный элементом 23 задержки,5 сбрасывает первый триггер 19 в нулевое состояние, который подключает через п-разрядный мультиплексор 15 к входу регистра 16 выход второго сумматора 14, этот же импульс обну- О ляет двоичный счетчик 12К моменту поступления на вход разрешения двоичного счетчика 12 очередного высокого уровня с делителя 2 частоты на его входе синхро низации будет присутствовать частота, соответствующая начальной установке перестраиваемого генератора 2, Код числа сосчитанных импульсов за время разрешения, которое выбирается 20 из соображений требуемой точности подстройки и задается соответственно частотой опорного генератора 5 и коэффициентом деления делителя 21 частоты (в общем случае на выходе дели теля 21 частоты может быть не меандр), сравнивается в первом сумматоре 13 с кодом К,.1Если требуется точность подстройки более высокая чем шаг частоты цифрового синтезатора частоты, то во входной код на входе первого сумматора 13 младшими разрядами добавляется необходимое количество нулей, чтобы выравнять веса младших разря дов. Далее на первый сумматор 13 код с выхода двоичного счетчика 12 поступает в инверсном виде, поэтому первый сумматор 13 автоматически проводит операцию вычитания иэ вход ного кода двоичного счетчика 12. Получаемая разность складывается во втором сумматоре 14 с выходным косдом регистра 16, а результат снова переписывается очередным импульсом с 41 вьжода элемента 23 задержки регистра 16. Весь этот процесс повторяется. На выходе первого сумматора 13 стоит дешифратор 18, который дешифрует нулевое значение кода с выхода пер вого сумматора 13 с точностью до младшего разряда. При наличии такого кода на входе дешифратора 18 на его выходе появляется импульс, который сбрасывает второй триггер 20 в ну левое состояние, соответственно на выходе окончания подстройки БАПЧ 8 появляется низкий уровень, что гово 939 4рит о том, что процесс подстройкичастоты перестраиваемого генераторас заданной точностью окончен,По отрицательному перепаду на выходе второго триггера 20 второй формирователь 24 формирует импульс,который осуществляет предустановкуделителей ДПКЛ 3 и б в состояния,соответствующие кодам на кодовыхвходах, а именно первый ДПКД 3 в состояние, равное значению своего коэффициента деления 1., второй ЛПКД 61в состояние, равное епс(й./), Нулевой -уровень выхода второго триггера20 переводит двухразрядный мультиплексор в противоположное состояние,а на входы ФД 1 будут поступать импульсные последовательности непосредственно с выходов первого 3 и второго 6 ДПКД (кольцо фазовой автоподстройки замкнется), а если учесть,что к этому времени частота перестра.иваемого генератора 2 близка к требуемой "захвачена") и соответственно периоды сигналов на выходах первого и второго ДПКД 3 и 6 достаточно близки, то с учетом предустановокразность фаз на входах ФД 1 сразу жепосле смены управления двухразрядныммультиплексором 4 вновь будет близкак Й ,. что приведет к тому, чтопереходный процесс на выходе ФД 1 све-,дется к минимуму.Импульс с выхода второго триггера20 своим отрицательным фронтом также осуществит последовательный сдвигинформации в блоке 10 сдвига, послечего на вход второго ДПКД 6 поступиткод, равный Х при этом второй ДПКД6 автоматически на втором цикле деления перейдет в нормальный режимделения,Осуществление предустановки второго ДПКД 6 и обнуление ФИП 7 привключении БАПЧ 8 необходимо, чтобыизбежать скачков напряжения на вьжоде ФЛ 1 в начальный момент частотнойавтоподстройки. В качестве ФД 1 может служит устройство выборки-запоминания, перестраиваемый генератор 2может быть выполнен по схеме ЕС-автогенератора с двумя входами управления, в качестве ДПКД 3 и 6 могутбыть использованы делители с переменным коэффициентом деления типа133 ИЕ 7, 530 ИЕ 17, в качестве двухразрядного мультиплексора 4 - сдвоенныемультиплексоры "четыре н один" и1252939 Ьи Б, при этом выходная частота определится как 1 О 15 20 25 30 35 40 45 50счетверенный мультиплексор два водин",При этом выходы первого 3 и второго 6 ДПКД образуют первую пару информационных Входов двухразрядногомультиплексора, а два выхода ФИП 7образуют вторую пару информационныхвходов двухразрядного мультиплексора4. ФИП 7 может состоять из триггераи двух одинаковых формирователей,выполненных на простой логике, подключенных соответственно к прямомуи инверсному выходам триггера, входсинхронизации триггера является входом синхронизации ФИП 7, вход обнуления триггера является входом обнуления ФИП 7, а выходы формирователейявляются первым и вторым выходамиФИП 7.Блок 10 сдвига может быть выполнен на основе универсального сдвигового регистра, информационный входкоторого является информационнымвходом блока 10 сдвига, и два формирователя, выполненные на простойлогике, вход первого из них является входом параллельной записи блока10 сдвига, а выход подключен к входупараллельной записи С 2 универсального сдвигового регистра, вход второго формирователя соединен с управляющим входом управления Ч универсального сдвигового регистра и является входом блока 10 сдвига, а выходподключен к входу синхронизации С 1универсального сдвигового регистра,по которому осуществляется сдвигинформацп. Преобразователь 11 кодаможет быть выполнен, например, в виде двух постоянных запоминающихустройств (не показаны), адресныевходы которых соединены между собойи являются входом преобразователя 11кода, а выходы первого и второго постоянных запоминающих устройств являются соответственно первым и вторым выходами преобразователя 11 кода, вычисление кодов и их запись впостоянное запоминающее устройствопроводится заранее по следующемуалгоритму,Коэффициенты М, и И связывающивыходную частоту синтезатора с опорной частотой следующим образом: 4,а,ц; 1, ог фзаменяются новой парой коэффициентовМ, и в. меньших соответственно И.Ф Вычисленные значения коэффициентов 1, и Е. заносятся в ячейку со 1ответственно первого и второго постоянных запоминающих устройств с адресом определяемым двоичным кодом К, задаваемым датчиком 9 кода, однозначно связанным со значением выходной частоты цифрового синтезатора частот и равным М,.Таким образом, при поступлении на вход преобразователя 11 кода некоторого кода К; с выхода первого и вто-, рого постоянных запоминающих устрой 1 ств считываются коды М, и И записанные в ячейки с адресами К;(другим примером конкретного выполнения преобразователя 11 кода может служить использование вместо постоянных запоминающих устройств вычислительного устройства, которое непосредственно в процессе работы осуществит вычисление коэффициентов М,1 и К, по заданному К.). Предлагаемый цифровой синтезатор частоты обладает повышенной скоростью перестройки по частоте, что позволяет использовать его в различных радиосистемах, предъявляющих повышен ные требования к быстродействию систем,Формула изобретения Цифровой синтезатор частоты, содержащий последовательно соединенные фазовый детектор, перестраиваемый генератор и первый делитель частоты с переменным коэффициентом деления, последовательно соединенные опорный генератор и второй делитель частоты с переменным коэффициентом деления, последовательно соединенные датчик кода частоты и преобразователь кода,первый выход которого подключен к кодовому входу первого делителя частоты с переменным коэффициентом деления, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродейст.вия, введены блок автоподстройки частоты и двухразрядный мультиплексор, формирователь импульсных последовательностей и блок сдвига кода, кодовый вход и выход которого соединенысоответственно с Вторым выходом преобразователя кода и с кодовым Входом второго делителя частоты с переменным коэффициентом деления, уста - новочный вход которого объединен с установочным входом первого делителя частоты с переменным коэффициентом деления и подключен к установочному выходу блока,автоподстройки частоты, опорный вход которого соединен с вы ходом опорного генератора, управляющий вход, блока сдвига кода объединен с управляющим входом двухразрядного мультиплексора и подключен к выходу сигнала окончания подстройки 15 блока автоподстройки частоты, сигнальный вход и выход сигнала подстройки которого соединены соответственно с выходом и с управляющим входом перестраиваемого генератора, 20 информационный вход блока автоподстройки частоты подключен к первому выходу датчика кода, вход включения блока автоподстройки частоты объединен с входом параллельной записи 25 блока сдвига кода и с входом обнуления формирователя импульсньх последовательностей и подключен к второму выходу датчика кода, выход второго делителя частоты с переменным ко эффициентом деления соединен с вхоом синхронизации формирователя импульсных последовательностей, а также с первым информационным входом двухразрядного мультиплексора, к второму информационному входу двух- разрядного мультиплексора подключен выход первого делителя частоты с переменньм коэффициентом деюГения, первый и второй выходы формирователя 40 импульсных последовательностей соединены соответственно с третьим и четвертым информационными входами двухразрядного мультиплексора, перВый и Второи ВыхОды кОторого подклю 45 чены соответственно к первому и второму входам фазового детектора. 2, Синтезатор по п.1, о т л и -ч а ю щ и й с я тем, что блок авто 6 подстройки частоты содержит последовательно соединенные делитель частоты, двоичный счетчик, первый сумматор кодов, второй сумматор кодов,и-разрядный мультиплексор, регистркода частоты и цифроаналоговый преобразователь, последовательно соединенные первый формирователь импульсов, элемент задержки и первый триггер, выход которого соединен с управляющим входом и-разрядного муль"типлексора, последовательно соединенные второй триггер и второй формирователь импульсов, а также дешифратор, информационный вход и выход которого соединены соответственно с выходом первого сумматора кодов и с первым входом второго триггера, второй вход которого объединенс вторым входом первого триггера иявляется входом включения блока автоподстройки частоты, стробирующийвход дешифратора объединен с управляющим входом регистра кода частоты иподключен к выходу первого формирователя импульсов, выход регистракода частоты соединен с вторым входом второго сумматора кодов, управляющий вход и выход делителя частоты соединены соответственно с Выходом второго триггера и с Входом первого формирователя импульсов, выходэлемента задержки соединен с входомобнуления двоичного счетчика, второйвход первого сумматора объединен сВторым информационным входом и-разрядного мультиплексора и являетсяинформационным входом блока автоподстройки частоты, при этом входысинхронизации делителя частоты идвоичного счетчика являются соответственно опорным и сигнальным входамиблока автоподстройки частоты, а выходы цифроаналогового преобразователя, второго триггера и второго формирователя импульсов являются соответственно выходом сигнала подстройки, выходом сигнала окончания подстройки и установочным выходом блокаавтоподстройки частоты.Тираж Государст елам иэоб ква, ЖписноР по д ре113035, Иос 4/5 ктная водственно-полиграфическое предприятие, г. ужгород, ул