Цифровой фильтр

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНИХРЕСПУБЛИН 9) (1(511( С 06 Г 15/353 Н 17/ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ЗОБРЕТЕНТЕЛЬСТВУ юл, 929 А,Ф,Зу ови еров ике,лительнообработкедицине.(56) Труды института инжепо электронике и р;.диотех1977, т. 65, с. 59.Приборы и системы вычитехники для регистрации иинформации в биологии и мЧ, 1, АН СССР, 1973, с. 2 54) ЦИФРОВОЙ ФИЛЬТР(57).Изобретение относится к элеКтроизмерртельной технике и предназначено для выделения повторяющихся сигналов из шума, моменты появления которых распределены во времени случайным образом. Цель изобретения - повышение достоверности диагностических оценок исследуемых сигналов на фоне шумов, моменты появления которых распределены случайнь 1 м образом. Цифровой фильтр содержит аналого-цифровой преобразователь, компараторы, сумматор, счетчики, блоки памяти, регистры, блок элементов 2 ИИЛИ, элемент НЕ, элемент И, блок управления. 2 ил.1 124Изобретение относится к электро= измерительной технике и предназначено для выделения повторяющихся сигналов из шума, моменты появления которых распределены во времени случай" ным образом, и может быть использовано в биологии, медицине для анализа электроэнцефалограмм, диагностики всистемах технологического контроля, автоматического управления и др, областях.Цель изобретения - повышение до" стоверности диаГностических оценок исследуемых сигналов на фоне шумов, моменты появления которых распределены случайным образомНа фиг. 1 изображена блок-схема цифрового фильтра; на фиг. 2 - схема блока управления.Цифровой фильтр содержит аналогоцифровой преобразователь (АЦП) 1, входной компаратор 2, сумматор 3, счетчик (циклов) 4, блок 5 управления счетчик 6 адреса, первый 7 и второй 8 блоки памяти, регистры 9 - 11, блок элементов 2 ИИЛИ 12, элемент НЕ 13, счетчик (начальной зоны) 14, (цифровые) комнараторы 15 и 16, элемент И 17 счетчик (длины реализации) 18, вход 19 задания начальной зоны, вход 20 задания длины реализации, вход 21 блока 5, выход 22 компаратора, выход 23вход 24 блока 5, выходы 25 - 31 блока 5, входы 32 и 33 блока 5. Блок 5 управления (фиг. 2) содержит генератор 34 тактовых импульсов, делитель 35 и 36 частоты,элемент НЕ 37, элементы И 38-41,триггеры 42-44, элементы ИЛИ 45-48элементы 49-60 задержки, элементы И-НЕ 61, элемент И 62, триггер 63,Блок 5 формирует последовательность команд для управления работойфильтра.В исходном состоянии счетчики 14,6, 18, регистры 9-11, блоки 7 и 8,триггеры 43, 44 установлены в нулевое положение, На счетчике 4, входах 19 и 20 устанавливаются соответственно необходимый объем выборки(число циклов накопления), код, соответствующий длине начального участка реализации, и код, соответствующийдлине реализации,Аналоговый сигнал, преобразованный в дискретные отсчеты, поступаетР выхода АЦП 1 через входы блокаэлементов 2 ИИЛИ 12, в регистр 9 и 9536 2С1 по команде, поступающей по цепи 28,записывается по нулевому адресув блок 7 и в счетчик 6 добавляетсяединица. Следующий дискретный отчет 5 записывается по первому адресу блока и т,д. После записи информации повсем ячейкам в блоке 7 производитсястирание ранее записанной информациив нулевой ячейке и запись в нее вновь 10 поступившей информации и т.д. по всемячейкам памяти, таким образом производится циклическое обновление ин"Формации.При наличии в исследуемом сигнале 15 синхронизирующего импульса (" Спайка" ) фкомпаратор 2 вырабатывает импульс,который устанавливает триггер 43в "1", на выходе 30 блока 5 появляется потенциал, разрешающий работу 20 счетчика 14 и прохождение сигналачерез элемент И 17 на вход счетчика 18. По цепи 29 вырабатываетсясигнал, по которому в счетчик 14 заносится код адреса, находящийся 25 в счетчике 6 в момент появления импульса "Спайка" и продолжается запись дискретных отсчетов в блок 7,при этом после каждой записи в счетчик 18 добавляется единица и осуще ствляется контроль компаратором 16кода; заданного на входе 20 и подсчитанного счетчиком 18, т.е. осуществляется контроль длительностизаписываемой реализации после имЗ 5 пульса "Спайка".При совпадении кодов компаратор 16вырабатывает потенциал, по которомузапрещается прохождение информациина вход счетчика 18 через элемент И 17, 40 прекращается циклическая запись дискретных отчетов от АЦП 1 в блок 7и разрешается блоку 5 вырабатыватькомандные сигналы для сдвига инфор 41- ции по ячейкам блока 7 памяти. Сдвиг 4 информации осуществляется для расположения в начальных ячейках памятиучастка реализации необходимой длительности до появления спайки ив последующих ячейках реализации О участка после импульса "Спайка".Сдвиг информации производится начисло ячеек, равных разности кодов,записанных в счетчике 14 и на входе 19.Для режима сдвига информации поячейкам блока 7 памяти для нулевойячейки блок 5 вначале вырабатываеткоманду приема информации в ре 31 гистр 10 по цепи 26, при этом считанная информация заносится в регистр 10 и по команде, поступающей по цепи 27, переписывается в регистр 9, а в счетчик 6 по цепи 31 добавляется единица, в результате выбирается следующий адрес (ячейка блока 7). По команде, поступающей по цепи 26, содержимое первой ячейки блока 7 переписывается в регистр 10 и по тому же адресу в ячейку записывается содержимое нулевого адреса с регистра 9 по команде 28 и блокируется одна из команд приема в регистр 10 путем установки триггера 63 в нулевое положение (фиг. 2). Далее по команде 27 содержимое первой ячейки из регистра 10 переписывается в регистр 9, добавляется единица в счетчик 6, содержимое второй ячейки блока 7 переписывается в регистр 10, а содержимое первой ячейки с регистра 9 записывается во вторую ячейку и т.д.После сдвига всей информации блока,7 на один адрес на выходе счетчика 6 появляется сигнал, который заносится в счетчик 14. Компаратор 15 производит сравнение кодов, зафиксированных в счетчике 14 и входе 19, при несовпадении кодов повторяется сдвиг всей информации еще на один адрес и т.д. Признаком окончания сдвига информации служит сигнал сравнения на выходе компаратора 15. Этот сигнал разрешает прием сигналов в счетчик 4, считывание.(запись) в блок 8 и формируется программа сложения блоком 5. Из блока 8 (по нулевой ячейке) считывается информация на один из входов сумматора 3 на другие входы сумматора поступает считанная информация из блока 7 (по нулевой ячейке) с выхода регистра 10 по команде 26. Результат суммирования поступает в регистр 11 и по команде 25 фиксируется в регистре 11, затем по команде 28 записывается в нулевую ячейку блока 8, а в счетчике 6 добавляется единица. Аналогичным образом производится перепись со сложением содержимого первой ячейки блока 7 в первую ячейку блока 8 и т.д. Посйе переписи со сложением последней ячейки на выходе счетчика 6 появляется импульс, который заносится в счетчики 4 и 14, в результате на выходе компаратора 15 появляется сигнал, запрещающий режим 2495364сложения, и счетчик 18 сбрасываетсяв нулевое положение. На этом одинполный цикл накопления заканчивается.При установке в счетчик 4 числациклов больше, чем один, производитсянакопление информации в блоке 8 аналогичным образом до достижения заданного числа циклов накопления. После достижения заданного числа цик 1 р лов накопления на выходе счетчика 4появляется сигнал, который сбрасывает триггер 43 в "0" (фиг. 2), запрещает прохождение сигналов от компаратора -2 на вход триггера 42 для за пуска. На этом полный цикл работынакопителя заканчивается.В результате накопления в блоке 8будет. зафиксирована кривая в первых каналах с предисторией, а в последующих, каналах - информация после импульса "Спайка",Формула изобретенияЦифровой фильтр, содержащий первый, второй и третий регистры, пер"вый блок памяти, выход которого черезвторой регистр подключен к первомувходу сумматора, выход которого подГ30ключен к информационному входу треть"его регистра, выход первого регистра подключен к информационному входу первого блока памяти, адресныйвход которого подключен к информационному выходу счетчика адреса, выход 35переноса которого подключен к счетно- фму входу первого счетчика, блок управления, первый вход входного компара.тора соединен с информационным входоманалого-цифрового преобразователя и 4 О является информационным входомфильтра, а второй вход входного компаратора является входом опорногонапряжения фильтра, о т л и ч а ю -щ и й с я тем, что, с целью повыше ния достоверности, в него введенывторой блок памяти, блок элементов 2 ИИЛИ, элемент НЕ, второй итретий счетчики, первый и второй компараторы, элемент И, выход которого о подключен к счетному входу второгосчетчмка, информационный выход которого подключен к первому .входу первого компаратора, выход которого подключен к первому входу элемента И, 55 входу элемента НЕ и первому входублока элемента 2 ИИЛИ, выход которого подключен к информационному входу первого регистра, информационныйвыход третьего регистра подключенк информационному входу второго блока памяти, выход которого подключенк второму входу сумматора, выход второго регистра подключенк второмувходу блока элементов 2 ИИЛИ, третий и четвертый входы которого подключены соответственно к выходу элемента НЕ и выходу аналого-цифрового 10преобразователя, информационный входсчетчика адреса подключен к адресном входу второго .блока памяти и установочному входу третьего счетчика,информационный выход которого подключен к первому входу второго компаратора, выход которого подключен к входу управления второго блока памятии установочному входу первого счетчика, счетный вход третьего счетчика 20подключен к выходу переноса счетчикаадреса, а вторые входы первогои второго компараторов являются входами задания соответственно длины реализации и начальной эоны фильтра, 25при этом блок управления содержитчетыре триггера, пять элементов И,элемент И-НЕ, двенадцать элементовзадержки, четыре элемента ИЛИ, элемент НЕ, первый и второй делителичастоты и генератор тактовых импуль".сов, выход которого подключен к входам первого и второго делителейчастоты, выход первого делителя частоты подключен к первому входу первого элемента И и первому входу второго элемента И, выход которого подключен к входу первого элемента задержки, выход которого подключен к первому входу первого элемента ИЛИи входу второго элемента задержки,выход которого подключен к входутретьего элемента задержки, выход которого подключен к входу четвертогоэлемента задержки, выход которого 45подключен к первому входу второгоэлемента ИЛИ и входу пятого элементазадержки, выход которого подключенк первому входу третьего элемента ИЛИ, второй вход которого соединенс входом шестого элемента задержкитактовым входом первого триггера,первым входом третьего элемента Ии подключен к выходу четвертого элемента И, первый вход которого подключен к выходу второго депителя частоты, выход первого элемента И подключен к первому входу пятого элемента И и входу седьмого элемента задержки, выход которого подключенк первому входу четвертого элемента ИЛИ и входу восьмого элемента задержки, выход которого подключенк третьему входу третьего элемента ИЛИ и входу девятого элемента задержки, выход которого подключенк второму входу первого элемента ИЛИи входу десятого элемента задержки,выход которого подключен к второмувходу второго элемента ИЛИ и К-входувторого триггера, выход которогоподключен к второму входу пятого элемента И, выход которого подключенк третьему входу первого элемента ИЛИ,выход шестого элемента задержки подключен к второму входу четвертогоэлемента ИЛИ и второму входу одиннадцатого элемента задержки, выход которого подключен к третьему входу второго элемента ИЛИ, выход элемента И-НЕ подключен к Я в вхо второготриггера, прямой выход которого подключен к 0-входу первого триггера,прямой выход которого подключен к второму входу третьего элемента И, выход которого подключен к входу двенадцатого элемента задержки, выходкотврого подключен к К-входу первоготриггера и К.-входу третьего триггераинверсный выход которого подключенк Б-входу четвертого триггера, выходвходного компаратора подключен к первому входу элемента И-НЕ блока управления, К-вход. четвертого триггераи второй вход элемента И-НЕ которогосоединены и подключены к выходу переноса первого счетчика, выход четвертого элемента И, выхоД четвертогоэлемента задержки, выход первого элемента ИЛИ и выход четвертого элемента ИЛИ блока управления подключенык тактовым входам соответственно аналого-цифрового преобразователя,третьего, второго и первого регистров, входы управления записью первогои второго блоков памяти подключенык выходу второго элемента ИЛИ блокауправления, выход третьего элемента ИЛИ которого подключен к счетномувходу счетчика адреса и второму входу элемента И, третий вход которогосоединен с входом разрешения считывания третьего счетчика и подключенк прямому выходу четвертого триггераблока управления, выход третьегоэлемента И которого подключен к входу разрешения записи третьего счетчика, выход элемента НЕ и выход первогокомпаратора подключены соответственнок первому входу четвертого элемента И и второму входу первого элемента И блока управления, второй входэлемента И которого подключен к выходу элемента И блока управления,третий вход первого элемента И и элемента НЕ которого соединены и подключены к выходу второго компаратора.124953 б Составитель А.БарановРедактор С.Патрушева Техред О.Гортвай Корректор Е.Сирохма ак Ужгород, у оизводственно-полиграфическое предприя 4326/50 Тираж 671ВНИИПИ Государственногопо делам изобретений 113035, Москва, Ж, Рауш Под лискомитета СССРи открытийкуя наб д