Преобразователь последовательного кода в параллельный

СОЮЭ СОЯЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 51)4 Н ИТЕТ СССЙ И ОТНРЬГГ ГОСУДАРСТВЕННЫПО ДЕЛАМ ИЭОБРЕТЕ ОП НИЕ ИЗ И ЕТ ТОРСНОМУ СВИДЕТЕЛЬСТВУ льство СССР 5/04, 1975. ство СССР /04, 1979.(54)(57) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ, содержащий Р-триггер, генератор импульсов,счетчик, С-вход которого соединенс выходом генератора импульсов, элемент И, дешифратор синхросигнала,регистр сцвига,(2 п+2) выходов которого, где п - разрядность кодовогопредставления синхросигнала, соединены с входами дешифратора синхросигнала, выход которого соединен с первымвходом элемента И, и блок контроля,отличающийся тем, что,с целью расширения класса решаемыхзадач путем обеспечения возможностипреобразования фазоманипулированного представления кодов и повышениядостоверности преобразования информации, в преобразователь введены блокпороговых элементов, блок элементовдифференцирования, первый и второйэлементы ИЛИ, три элемента задержки,выходной регистр, формирователь импульсов, блок гальванической развязки, прямой и инверсный выходы которого соединены соответственно с первым и вторым входами блока пороговыхэлементов, а вход является первымразрядным входом преобразователя,второй разрядный вход которого соеди ВО 1181155 Д нен с первым входом первого элемента ИЛИ и первым входом блока элементов дифференцирования, второй и третий входы которого соединены соответственно с первым и вторым выхода-, ,ми блока пороговых элементов, первый выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с информационным входом регистра сдвига, тактовый вход которого соединен с выходом Формирователя импульсов и через пер-. вый элемент задержки - с вторым входом элемента И, вход которого соединен с входом записи выходного регистра и через второй элемент задержки - с выходом импульсов сопровождения преобразователя, информационные выходы которого соединены с выходами выходного регистра, вход первого разряда которого соединен с выходом первого разряда регистра сдвига, выход (2 п+1)-го разряда которого соединен с входом второго разряда выходного регистра и первым входом блокаконтроля, входы с второго по к-й которого соединены соответственно с выходами с (2 п+3)-й по (ш)-й регистра сдвига и входами с третьего по (к)-й .разряды выходного регистра, где к - разрядность входногоинформационного слова, а ш=2 п+Е+3,входы (к+2) и (к+3) разрядов которого соединены соответственно с прямым и инверсным выходами блока контроля, (к+1)-й вход которого соединен с выходом (ш+1)-го регистра сдвига, выходы блока элементов дифференцирования соединены с входами второго элемента ИЛИ, выход которого соединен с синхровходом Э-триггера, прямой выход которого соединен с входом сброса счетчика, выход переполнения которого соединен с входом формирователя импульсов, а выход заема 1181155счетчика через третий элемент задержки соединен с входом сброса П-триггера, Р-вход которого соединен с входом логической единицы преобразователя, Изобретение относится к автоматике:и вычислительной технике и может найти применение в системах передачиданных по цифровым каналам для преобразования последовательного кодав параллельный.Цель изобретения - расширения класса решаемых задач путем обеспечениявозможности преобразования фазоманипулированного представления кодови повышение достоверности преобразования информации.На фиг. 1 изображена структурнаясхема преобразователя последовательного кода в параллельный; на Фиг. 2- 15временные диаграммы, поясняющие егоработу для случая, когда, например,п=3, 1 с=16, р=4, Б, = 10010И = 0; на фиг. 3 - структурная схема выполнения дешнфратора синхросигнала..Преобразователь последовательногокода в параллельный содержит (фиг.1)Э-триггер 1, счетчик 2, генератор 3импульсов, регистр 4 сдвига, дешифратор 5 синхросигнала, элемент И 6,блок контроля, блок 8 гальванической развязки который, например, может быть выполнен на трансформаторе со средней точкой, блок 9 пороговых элементов, блок. 10 элементов дифференцирования, первый 11 и второй 12 элементы ИЛИ, первый 13, второй 14 и третий 15 элементы задержки, выходной регистр 16, формирователь 17 импульсов.Дешифратор 5 синхросигнала содержит (фиг. 3) первую 18 и вторую 19группы элементов НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20, первый 21 и второй 22 4 рэлементы И и элемент ИЛИ 23, выходкоторого является выходом дешифратора синхросигнала.ФПреобразователь работает следующим образом, 45 В исходном состоянии, когда сигналы на информационные входы преобразователя не подаются, на выходе Р-триггера 1 (фиг. 1) установлен уровень логического "0", Тактовые импульсы частотой 2 рР, где р - целое число, Р - частота следования импульсов на информационных входах преобразователя, подаются с выхода генератора 3 импульсов (фиг. 2 А) на С-вход счетчика 2, с выхода которого тактовые импульсы частотой 2 Р (поз. Б) через формирователь 17 импульсов поступают на С-вход регистра 4 сдвига (поз. В), по Фронту которых в последний записываются уровни логического "О" с выхода элемента ИЛИ 11 (поз. Г). Уровень логического "0" присутствует на выходе элемента ИЛИ 12 и (ш+1)-м выходе регистра 4 сдвига, а также на выходах дешифратора 5 синхросигнала элемента И 6 и импульса сопровождения преобразователя (соответственно позиции Д-И и позиция "Импульс сопровождения"). На информационных выходах преобразователя присутствуют параллельный код последнего преобразованного слова,Преобразуемое слово представляет собой последовательность логических "0" и "1", причем начало слова (и разрядов) служит синхросигналом, далее следует к информационных разрядов и последним является разряд контроля четности. Преобразуемое слово поступает, например, из межприборной магистрали на вход блока 8 гальванической развязки и далее через блок 9 пороговых элементов - на блок 10 элементов дифференцирования и элемент ИЛИ 11, По каждому изменению, например, полярности сигнала, поступающего на информационные входы преобразователя, блок 10 элемен3 11811 тов дифференцирования Формирует импульс синхронизации, который через элемент ИЛИ 12 подается на С-вход 0-триггера 1, устанавливая последний в "единичное" состояние. Уровень логической "1" поступает на К-вход счетчика 2, сбрасывая его в "О". На выходе заема счетчика 2 появляется уровень логической "1", который через элемент 13 задержки поступает 10 на К-вход Э-триггера 1, устанавливая его в исходное состояние. Счетчик 2 отсчитывает Р импульсов генерато 2ра 3 импульсов, после чего формирователь 17 импульсов подает на С-вход15 регистра 4 сдвига тактовый импульс, по фронту которого в регистр записывается соответствующий логический уровень с выхода элемента ИЛИ 11 Последующие тактовые импульсы формирователь 17 импульсов формирует через каждые Р импульсов с выхода генератора 3 импульсов.Указанный процесс повторяется до тех пор, пока на входах дешифратора 5 синхросигнала не установится одна из определенных заданных кодовых комбинаций. В этом случае на выходе дешифратора 5 синхросигнала появляется уровень логической "1" и тактовый импульс с выхода формирователя 17 импульсов через элемент 14 задержки и элемент И 6 поступает на С-вход выходного регистра 16, обеспечивая запись в него информа ционной части преобразуемого слова 55 4и служебных сигналов - вида синхросигнала и выходных сигналов блока 7контроля четности. С выхода элемента И б через элемент 15 задержки поступает сигнал на выход импульса сопровождения преобразователя,Дешифратор 5 синхросигнала работает следующим образом.В исходном состоянии на выходеэлемента ИЛИ 23 (фиг. 3) присутствует уровень логического "О".Если на входы дешифратора синхросигнала с 1-го по и поданы уровнилогической "1", с (и+1)-го по 2.пуровни логического "О", а на входы(2 п+1) и (2 п+2)-комбинации сигналовразного уровня, т,е. один разрядинформационной части слова, представленный в виде фазоманипулированногосигнала, то на всех входах элемента И 21 устанавливаютсяуровни логической "1". В результате чего навыходе дешифратора синхросигнала по-,является уровень логической "1". Дешифратор синхросигнала срабагывает также в том случае, если на его входы с 1-го по и будут поданы уровни логического "О", с (и+1)-го по 2 п - уровни логической "1", а на входы (2 п+1) и (2 п+2) - комбинация сигналов разного уровня. В результате чего на всех входах элемента И 22 устанавливаются уровни логической "1", а.следовательно - и на выходе дешифратора синхросигнала.1181155 2 пф Редактор М.Бианар Заказ 5950/61 Тираж 871 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5