Оптимальный фильтр

(9 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ ОБРЕТЕНИЯ ск ТЕЛЬСТ У(56) Левин Б.Р. Теоретические основы статистической радиотехники, Т.2, М Сов, радио, 1976.Коча, Ланиэ, Аппаратурная реализация цифровых фильтров. - Зарубежная радиоэлектроника, 1979, (54)(57) ОПТИМАЛЬНЫЙ ФИЛЬТР, содержащий регистр сдвига, 8 блоков постоянной памяти, синхронизатор, первый выход которого подключен к входу управления сдвигом регистра сдвига, о т л и ч а ю щ и й с я тем, что, с целью повышения точности, в него введены первый и второй коммутаторы, счетчик, первый и второй элементы ИЛИ, первый, второй, третий, четвертый и пятый элементы И, первый и второй К 5 -триггеры, первый, второй и третий элементы задержки и сумматор по модулю два, выход которого подключен к входу первого элемента задержки и первым входам первого и второго элементов И, выходы которых подключены соответственно к к- и 5 -входам первого 85 -триггера прямой и инверсный выходы которого подключены к первым входам соответственно третьего и четвертого элементов И, выходы которых подключены соответственно к первому и второму входам первого элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ, выход которого подключен к входу записи сдвигового ОПИСАНИЕ Н АВТОРСКОМ,Ф СВ 1)4 С 06 Г 15353 Н 03 Н 21/О регистра, информационныи выход которого подключен к первому входу пятого элемента И, первому входу сумматора по модулю два, второму входу второго элемента И и входу второго элемента задержки, выход которого подключен к второму входу четвертого элемента И, ( -й =1,М ) выход первого коммутатора подключенк адресному входу-го блока посто янной памяти, информационный выход которого подключен к-му информационному входу второго коммутатора, выход которого подключен к второму входу сумматора по модулю два, второму входу первого элемента И и входу третьего элемента задержки, выход которого подключен к второму входу третьего элемента И, третьи входы первого и второго элементов И подключены к выходу б -триггера, 6 - вход и К -вход которого подключены соответственно к выходу первого элемента задержки и второму выходу синхронизатора, третий выход которого подключен к счетному входу счетчика, информационный выход которого подключен к управляющему входу второ га коммутатора и управляющему входу первого коммутатора, информационный вход которого является информационным входом фильтра, второи входвторого элемента ИЛИ подключен кчетвертому выходу синхронизатора,пятый выход которого подключен к вхду сброса счетчика и второму входупятого элемента И, выход которогоявляется информационным выходомфильтра.коммутатора 1 появляется-е значение входной последовательности в выборке заданного объема 1 , поступающее на вход соответствующего блока постоянной памяти 2, 2 2 и ., 5 В блоке 2, происходит умножение двоичного числа на величину Й, С выхода 1-го блока 2 преобразованная двоичная последовательность в последовательном коде поступает на 1 -й вход коммутатора 3.Синхронизатор 8 выдает на счетный вход счетчика 9 выхода управляющие импульсы, период следования которых равен времени прохождения через ком мутатор 3 одного двоичного М-разрядного числа в последовательном коде;Код с выходов счетчика 9 поступает на управляющий вход коммутатора, 20 определяя последовательную его коммутацию входов 1,21. Минимальная разрядность К счетчика 9 должна быть равна К= 1 од К+1, где , знак целой части чйсла.Кроме того, код с .выхода счетчика 9 поступает на входы управления коммутацией коммутатора 1, определяя соответствие коммутируемых входов коммутатора 3 и выходов коммутато ра 1.1С выхода коммутатора 3 двоичное М-разрядное число поступает последовательным кодом на первый вход 35 блока 4 вьделения наименьшего числа. На второй вход блока 4 вьделения наименьшего числа с выхода последовательного М-разрядного сдвигового регистра 6 поступает второе М-раз-40 рядное двоичное число в последовательном коде (в начальныймомент в регистре 6 записан единичный код), В блоке 4 выделения наименьшего числа происходит выбор наименьшего 45 из двух входных чисел, при этом вы-, бранное наименьшее число записывается последовательным кодом в сдвиговый регистр 6, поступая на его вход записи с выхода блока 4 выделе ния наименьшего числа через элемент .ИЛИ 5. Запись в сдвиговый регистр 6 и сдвиг записанного числа осуществляется синхронно по приходу управляющих импульсов с выхода синхронизатора 8, период следования которых равен периоду кодовых импульсов, входных последовательностей. Для записи наименьшего числа всдвиговый регистр 6 после сравненияс ранее записанным число рабочихсинхроимпульсов с выхода синхронизатора 8 должно быть равно М+ш,где ш - целое число ш- - +1гов - д) эгде 4 - период кодовых импульсов,Р - .задержка сигнала в блоке 4выделения наименьшего числа.После сравнения двух чисел с выхода синхронизатора 8 формируетсятактовый импульс, поступающий на так"товый вход .блока 4 выделения наименьшего числа и подготавливающий его кследующему сравнению,Через время формирования Т 11 -гоимпульса на выходе синхронизатора 8,1где Т определяется моментом записивыбранного в 1 -м цикле сравнениянаименьшего числа в сдвиговый регистр 6, с выхода синхронизатора 8формируется единичный сигнал, поступающий на вход сброса счетчика 9 исбрасывающий счетчик 9 в нулевоесостояние, а также поступающий навход элемента И 7.После этого с выхода синхронизатора 8 формируется М сдвигающих импульсов, обеспечивающих прохождениезаписанного в регистре 6 случайногочисла на выход устройства черезэлемент И 7,После окончания вывода числа навыходе синхронизатора 8 вновь появляется нулевой .сигнал, на пятомвыходе 8 - единичный, и формируетсяснова М управляющих импульсов навыходе синхронизатора 8, обеспечивающих запись в сдвиговый регистр6 через элемент ИЛИ 5 единичногокода, после чего процедура выборанаименьшего числа из выборки объема 1 повторяется.Блок 4 вьделения наименьшего числа работает следующим образом.С входов 11 и 12 два М-разрядныхдвоичных числа поступают последовательными кодами, начиная со старшихразрядов. С входа 11 разряд первогочисла поступает на вход элемента И14, на первый вход сумматора 13 помодулю два и через элемент 16 задержки на вход элемента И 17.Аналогично с входа 12 разрядвторого числа поступает на вход элемента И 15, на вход сумматора 13 помодулю два и через элемент 18 задержки на вход элемента И 19.3 случае неравенства разрядов с выхода сумматора 13 по модулю два снимается единичный сигнал, поступаю" щий на входы элементов И 14 и 15 и через элемент 20 задержки на 5 -вход И -триггера 21. При поступлении каждой новой пары чисел формируется тактовый импульс на тактовом входе 22, определяющий нулевое состояние 5 -триггера 21 ("1" на нулевом выходе).Таким образом, с того выхода элементов И 13 или 15, на вход которого поступил большой разряд (т.е. "1"), снимается единичный сигнал, переводящий Вб -триггер 23 в нулевое или единичное состояние соответственно. Через время, определяемое временем от момента появления единичного сигнала на выходе сумматора 13 по модулю два до момента начала срабатывания 5 -триггера 23 на э входе Я 5 -триггера 21, появляется с выхода элемента 20 задержки единичный сигнал, переводящий, 6 -триггер 21 в единичное состояние и запрещающий дальнейшее формирование управляющих (единичных) сигналов на входах К -триггера 23 (время задержки в элементе задержки фактически должно быть равно времени срабатывания элемента И), тем самым на выходах элементов И 14 или 15 йоявляется единичный сигнал лишь при первом появлении неравенства разрядов,.причем на выходе того элемента И, на вход которого поступает больший разряд (" 1") с входа блока.Нулевой (единичный) сигнал с одного из выходов 15 -триггера 23 поступает на вход одного из элементов И (с единичного выхода - на вход элемента И 17, с нулевого выхсдана вход элемента И, 19), запрещаятем самым прохождение через него 5 последовательности, поступающей свхода 11 (12) через элемент задержки 16 (18).Время задержки определяется интервалом времени от момента появления 1 О разряда на входе 11 (12) до моментасрабатывания 5 -триггера 23 в случае несравнения разрядов.По окончании сравнения первой парычисел на входе 22 формируется так товый импульс (регулируя время егоформирования, получаем возможностьрегулировать разрядность сравниваемых чисел), переводящий 15 -триггер21 в нулевое состояние и подготав ливающий тем самым разрешение на следующее формирование управляемых сигналов на входах 88 -триггера 23 вслучаенесравнения разрядов.До момента несравнения разрядовсостояние 18.-триггера 23 не имеетзначения - на один из входов элемента ИЛИ 24 разрешено прохождение через элемент И 17 (19) разрядов однойиз последовательностей. Выбор после- ЗО довательности до момента несравненияразрядов не имеет значения, Такимобразом, на выходе элемента ИЛИ 24формируется наименьшее из двух сравниваемых чисел в последовательном З 5 кодеВыбор. числа Н коэффициентов д;,1 =1,2М, рассчитанных заранее,осуществляется с учетом вычислительных затрат.40 Таким образом, предлагаемыйфильтр обладает большей точностьюфильтрации за счет оптимизации исходной функции распределения.1е филиал ППП "Патент", г. Ужгород, ул. Проектная,акаэ 4705/46 Тираж 710 ВНИИПИ Государственног по делам изобретени 113035, Москва, Ж, РауПодпикомитета СССРи открытийкая наб., д. 4/5