Запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНИХРЕСПУБЛИН ЯО 116 ю 4 б 11 С 11/00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗОБРЕТЕ К А ВТОРСКОМУ СВИДЕТЕЛЬ Крупский ронные вычисли из, 1962, с, 69 -построения мноных систем. - и. Сер. ЭВТ, рототип).(54) (57) ЗАПОМИНАЮЩЕ ВО С ПРОИЗВОЛЬНЫМ ОДНОВРЕМЕННОЙ ВЫБО МЕННОГО МАССИВА СЛО блоки памяти, состоящие и адресные входы которых под ходам соответствующих ком ресных сигналов, управляю торых соединены с выходом управляющих сигналов, оди ционных входов являются пе входом устройства, другие - ным входом устройства, отли что, с целью упрощения уст введены первый, второй и(56) 1. Зимин В. А. Электтельные машины. М Машг70.2. Карцев М. А. Вопросьгопроцессорных вычислителВопросы радиоэлектроник1970, вып. 5 - 6, с. 9 - 15 ( Е УСТРОЛСТДОСТУПОМ И РКОЙ ПЕРЕВ, содержащее з накопителей, ключены к вымутаторов адщие входы коформирователя, н из информарвым адреснымвторым адресчающееся тем, ройства, в него третий блоки сравнения, первый и второй дешифраторы, первый .и второй формирователи сигналов обращения и коммутатор сигналов разрешения обращения, выходы которого подключены к входам разрешения обращения соответствующих накопителей, а входы соединены соответственно с выходами дешифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дешифратора являются первым управляющим входом устройства, вторые входы формирователя управляющих сигналов и первого блока сравнения и первый вход второго блока сравнения являются вто.рым управляющим входом устройства, вто- щ рые входы второго и третьего блоков сравнения и второго формирователя сигналов Я обращения и входы второго дешифра- в тоРа ЯвлЯютсЯ тРетьим УпРавлЯющим вхо- %ар дом устройства, входы первого формирователя сигналов обращения подключены к выходам дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого, второго и третьего блоков сравнения.1Изобретение относится к вычислительной технике, а именно к запоминаюшим устройствам (ЗУ) с произвольной выборкой для ЭВМ.Известно ЗУ, содержащее накопитель, управляюшие шины, по которым поступает команда, включающая адрес обращения, и информационные шины, по которым принимается и передается запоминаемая в накопителе информация 1.Однако возможности использования этого ЗУ во многих современных ЭВМ, в частности в многопроцессорных ЭВМ, где требуются ЗУ с переменным форматом обращения, т,е. с одновременной выборкой нескольких слов по одной команде обращения, ограничены.Наиболее близким к предлагаемому является ЗУ с произвольной одновременной выборкой переменного массива слов, в котором команда обращения к устройству содержит основной и дополнительный адреса (в частном случае различающиеся между собой на единицу) и формат обращения, заданный, например, в виде начальной и конечной границ обращения, и которое содержит блок управления, накопитель, состоящий из нескольких секций, форматом в одно слово каждая, на входы которых подается основной или дополнительный адрес с двухкодовых коммутаторов и сигналы разрешения обращения 2 .Недостатком этого устройства являются большие аппаратурные затраты. Кроме того, устройство не может быть использовано в качестве модуля для построения многомодульных ЗУ, различающихся максимальным форматом обращения и предназначенных для многопроцессорных ЭВМ переменной комплектации, в которых используется унифицированный для всех вариантов комплектации узел формирования команд обрагцения к памяти.Цель изобретения - упрощение устройства и расширение области его применения за счет возможности его использования в качестве модуля для наращивания формата памяти.Поставленная цель достигается тем, что в запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов, содержашее блоки памяти, состояшие из накопителей, адресные входы которых подключены к выходам соответствующих коммутаторов адресных сигналов, управляющие входы которых соединены с выходом формирователя управляюгцих сигналов, одни из информационных входов являются первым адресным входом устройства, другие - вторым адресным входом устройства, введены первый, второй и третий блоки сравнения, первый и второй дешифраторы, первый и второй формирователи сигналов обращения и коммутатор сигналов разрешения обращения, выходы которого45 50 55 5 1 О 15 20 25 30 35 40 подключены к входам раЗрешения обрашения соответствующих накопителей, а входы соединены соответственно с выходами дешифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дещифратора являются первым управляющим входом устройства, вторые входы формирователя управляюших сигналов и первого блока сравнения и первый вход второго блока сравнения являются вторым управляющим входом устройства, вторые входы второго и третьего блоков сравнения и второго формирователя сигналов обрашения и входы второго дешифратора являются третьим управляющим входом устройства, входы первого формирователя сигналов обращения подключены к выходам дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого, второго и третьего блоков сравнения.На чертеже изображена функциональная схема запоминаюшего устройства с произвольным доступом и одновременной выборкой переменного массива слов.Устройство содержит блоки 1 памяти (на чертеже показан один блок памяти), каждый из которых содержит накопители 2, имеющие адресные входы 3 и входы 4 разрешения обращения. Блок 1 памяти имеет первый 5 и второй 6 адресные входы, являюшиеся адресными входами устройства. Каждый блок 1 памяти содержит коммутаторы 7 с управляющими входами 8. Управляющими входами устройства являются входы 9 - 11, служащие соответственно для подачи сигналов начальной границы обращения, номера блока памяти и конечной границы обращения. Устройство содержит также первый блок 12 сравнения, служащий для сравнения начальной границы обращения с номером блока 1 памяти, второй блок 13 сравнения, служащий для сравнения конечной границы обращения с номером блока 1 памяти, первый 14 и второй 15 дешифраторы, третий блок 16 сравнения, служащий для сравнения начальной и конечной границ обращения, первый7 и второй 18 формирователи сигналов обрашения, коммутатор 19 сигналов разрешения обращения и формирователь 20 управляюших сигналов. Дешифраторы 14 и 15 являются дешифраторами с распространием выходного сигнала. В отличие от обычных дешифраторов, в дешифраторах с распространением возбуждается не одна выбранная выходная шина, номер которой соответствует входному коду, а группа выходных шин, начиная с выбранной и кончая последней поВых.17 г Вых.17 З Вых.16 оо о 1 1 о оо оо ооооооо 1 номеру. При этом в дещифраторе 15 используется инверсный выход.Рассмотри вают работу устройства для конкретного случая, когда число накопителей 2 равно 16, максимальное число блоковпамяти, образующих память ЗВМ, равно 4.При этом код начальной границы обращения - 6-разрядный. Обозначим эти разряды ао, а а, аг, а, а. Код конечной границы обращения - также 6-разрядный (разряды во, в 1, вв, вг, в, в). Код присвоенного номера накопителя2-разрядный. Обозначим эти разряды е 7, е.Для данного конкретного случая приведены таблицы истинности для блоков 17 - 19.В них выходы блоков обозначены следующим образом. Например, выход блока 16: Вых. 16. Если выход того или иного блока многоразрядный (многошинный), он сопровождается обозначением номером выходной шины: например, Вых. 17 а - для второго разряда. 20Таблицей истинности первого формирователя 17 сигналов обращения является табл, 1Таблицей истинности второго формирователя 18 сигналов обращения является табл. 2Коммутатор 19 сигналов разрешения обращения является обычным коммутатором 4 в 1 и состоит из четырех 4-разрядных секций. Ввиду громоздкости таблицы истинности всего коммутатора 19 она выполнена в виде двух таблиц истинности сигналов управления коммутатором (табл. 3 и 4) и отдельных четырех таблиц для каждой секции коммутатора 19 (табл. 5 - 8). Устройство работдег следующим образом.На входО устройства подается код номера блока 1 памяти. На входы 5, 6, 9 и 11 устройства подается адресная часть команды обращения: основной ддрбс подастся гд вход 5, дополнительный адреснд вход 6, кол начальной границы обращения -- нд вход 9 и код конечной границы обр 71 цения - на вход 1 (код операции, также входящий в команду обращения, подается на блок управления устройством, который в описании изобретения не рассмотрен и на чертеже не показан).Блоки 12 и 13 определяют равенство кодов а., асе е и вр, в с ер, е 1 соответственно. На вход дешифратора 14 поступают разряды кода начальной границы а 4, л на вход дешифратора 15 поступают разряды кода конечной границы в 4, в.На входы блока 16 поступают коды а - ат и вр - вх. Выходной сигнал на его выходе ПРИНИМаЕт ЗНаЧЕНИЕ 1 ПРИ аоа, Дг ДВаа 5 - вов,вавгв,вя и значение 0 при невыполнении этого соотношения.Остальные блоки работают в соответствии с приведенными таблицами истинности (табл. 1 - 8).Технико-экономическое преимущество предлагаемого ЗУ заключается в том, что его применение позволяет использовать для всех вариантов комплектации памяти ЭВМ унифицированный узел формирования команд обращения к памяти, не содержащий избыточного оборудования.167655Таблице 2Вых.12 Вьас.13 Выход 1 б ер е, а во а вз Вых.18 р Вых.18 Въас.18 зО О Х Х Х ХО 1 О О Х ХО 1 О 1 Х ХО 1 1 1 Х Х1 О О О Х Х1 О О 1 Х Х1 О 1 1 Х Х1 1 Х Х Х ХО О Х Х Х ХО 1 О О Х ХО 1 1 О Х ХО 1 1 1 Х Х1 О О О Х Х1 О 1 О Х Х1 О 1 1 Х Х1 1 Х Х Х ХХ Х Х Х Х ОХ Х Х Х Х 1Х Х Х Х О ХХ Х Х Х 1 ХХ Х Х Х О ОХ Х Х Х О 1Х Х Х Х 1 1Х Х Х Х1Х Х Х Х О 1Х Х Х Х О 1Х Х Х Х 1 ОХ Х Х Х1П р и м е ч а н и е. Символ Х означает, что состояние входного сигналане определено,1167655 Таблица 3 Выходы1 Т" Входы ааЗ а, а Вых. 12 1 1 1 Х Х О О О О 1 1 1 О 1 1 О О Таблиц а 4 Входы Выходы в в в Вых,13 в 0 Х Х О Таблица 5 Выходы секции коммутатора 19Вых.191 Вых,19 Вых,19 1 В 0 Вых.17 р Вых.14 о Вых.17 Вых.1 ч Вых 153 Вых.18 Вых, 15 Вых. 18 р Вых, 171 Вых, 141Вых. 151Вых. 181 Вых, 17 Вых. 14 Вых.15 Вых.181167 б 55 Таблицаб Выходы секций коммутатора 19 Сигналы управления 1" Вых. 19 Вых. 195 Вых, 19Вых, 194 Вых. 173 Вых.4 Вых1 7 Вых, 141 Вых. 15 Вых.181 Вых.17 а Вых.17,Вых, 14 а Вых,14 о Вых5 Выхе 153 Вых,18 Вых, 181 Вых.15 о О Вых,81 Таблица 7 Выходы секции коммутатора 198 Вых.199 Вых.1 91 р Сигналы управления В 3 Вых,19 Вых. 190 Вых.17 о Вых.14 о Вых.1 5 о Вых. 8 Таблица 8 Выходы секции коммутатора 191 Г 1 Сигналы управления А В 3 Вых.193 Вых.194 Вых.1915 Вых.19 тг Вых. 175Вых.14Вых.153Вых. 18 3 Вых, 172 Вых, 4 й Вых.153 Вых,18 г Вых. 7 о Вых.14 о Вых, 15 р Вых, 18 Составитель В. Рудаков Редактор Н. Киштулинец Техред И. Верес Корректор О. Тигор Заказ 4441/50 Тираж о 84 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 3035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4